平行测试动态随机存取记忆体装置之比较电路、测试电路、及测试方法

摘要

本发明揭露一种应用于平行测试动态随机存取记忆体装置(DRAM devices)之比较电路，其中揭露的比较电路，基本上包含由两个反互斥或闸(XNOR)、一个互斥或闸以及一个三态输出缓冲储存器( tri-state output buffer)所构成的三级电路。第一级由互斥或闸(XOR)与第一反互斥或闸(XNOR)所构成,以平行接收受侦测的记忆体所储存的测试样式(test pattern)，而个别产生第一组比较结果。第二级中的第二反互斥或闸(XNOR)接收第一组比较结果，并且经由第二反互斥或闸(XNOR)的输出端,与第三级连接在一起。由输出缓冲储存器所组成的第三级与第二反互斥或闸(XNOR)的输出端耦合，以产生第二组比较结果而进一步转送至输入/输出汇流排。如棋盘式(chess-like)的测试样式可藉由在第一级产生的两个互斥的逻辑闸之输入，而应用于本发明所揭露的比较电路。另一方面，当第二反互斥或闸(XNOR)的两个输出端短路，造成逻辑l(logicl)固定在输入/输出汇流排(I/O bus)，则表示比较电路是有缺陷的。

主权项

1.一种比较电路,用以侦测动态随机存取记忆体装置,其中该比较电路至少包含:第一个侦测装置,因应于从该动态随机存取记忆体装置而来的测试样式,以产生第一组比较结果,其中该第一组比较结果之一,系该第一组比较结果中另一个结果的反相;第二个侦测装置,因应于该第一组比较结果,用以产生第二组比较结果;以及一输出缓冲储存器,因应于一测试控制讯号,用以输出该第二组比较结果。2.如申请专利范围第1项之比较电路,其中上述之第一个侦测装置至少包含:一第一反互斥或闸(XNOR),该第一反互斥或闸(XNOR)拥有至少两个输入端和至少一个输出端,且该第一反互斥或闸(XNOR)的该输入端因应于该被储存的测试样式的一部份,以产生该第一组比较结果之一,而该第一组比较结果之一是由该第一反互斥或闸(XNOR)之该输出端输出;以及一互斥或闸(XOR),该互斥或闸(XOR)拥有至少两个输入端和至少一个输出端,且该互斥或闸(XOR)的该输入端是因应于该被储存的测试样式的另一部份,以产生并输出该第一组比较结果中的另一个结果,而该第一组比较结果中的另一个结果是由该互斥或闸(XOR)之该输出端输出。3.如申请专利范围第1项之比较电路,其中上述之第二个侦测装置至少包含一第二反互斥或闸(XNOR),该第二反互斥或闸(XNOR)拥有至少两个输入端和至少一个输出端,且该第一反互斥或闸(XNOR)的该输入端是因应于该第一组比较结果,以产生该第二组比较结果,而该第二组比较结果是由该第二反互斥或闸(XNOR)之该输出端输出。4.如申请专利范围第3项之比较电路,其中当上述之第二反互斥或闸(XNOR)之至少两个该输入端耦合在一起时,该比较电路将被视为有缺陷的。5.如申请专利范围第1项之比较电路,其中上述之输出缓冲储存器至少包含一三态输出缓冲储存器,该三态输出缓冲储存器拥有两个输入端和一个输出端,其中该测试控制讯号被传送至该输入端之一,以从该三态输出缓冲储存器之该输出端输出该第二组比较结果。6.如申请专利范围第1项之比较电路,其中上述之测试样式由下列群组中选择:{0000},{0011},{1100},{1111},{0101},{1010},{1001}和{0110}。7.一种测试电路,用以测试动态随机存取记忆体装置,其中上述之测试电路至少包含:复数个记忆体胞,用以储存一测试样式;一拴锁的装置,因应于一段控制讯号,用以将该测试样式传输至该记忆体胞;以及一测试装置,因应于一控制讯号,用以测试该记忆体胞是否有缺陷,其中该测试装置至少包含:第一个侦测装置,因应于储存在该动态随机存取记忆体装置中之该测试样式,用以产生第一组比较结果,其中该第一组比较结果之一,系该第一组比较结果中另一个结果的反相;第二个侦测装置,因应于该第一组比较结果,用以产生第二组比较结果;以及一输出缓冲储存器,因应于该测试控制讯号,用以输出该第二组比较结果。8.如申请专利范围第7项之测试电路,其中上述之第一个侦测装置至少包含:一第一反互斥或闸(XNOR),该第一反互斥或闸(XNOR)拥有至少两个输入端和至少一个输出端,且该第一反互斥或闸(XNOR)的该输入端因应于该被储存的测试样式的部份,以产生该第一组比较结果之一,而该第一组比较结果之一是由该第一反互斥或闸(XNOR)之该输出端输出;以及一互斥或闸(XOR),该互斥或闸(XOR)拥有至少两个输入端和至少一个输出端,且该互斥或闸(XOR)的该输入端是因应于该被储存的测试样式的另一部份,以产生并输出该第一组比较结果中的另一个结果,而该第一组比较结果中的另一个结果是由该互斥或闸(XOR)之该输出端输出。9.如申请专利范围第7项之测试电路,其中上述之第二个侦测装置包含一第二反互斥或闸(XNOR),该第二反互斥或闸(XNOR)拥有至少两个输入端和至少一个输出端,该第一反互斥或闸(XNOR)的该输入端是因应于该第一组比较结果,以产生该第二组比较结果,而该第二组比较结果是由该第二反互斥或闸(XNOR)之该输出端输出。10.如申请专利范围第9项之测试电路,其中当上述之第二反互斥或闸(XNOR)之至少两个该输入端耦合在一起时,该比较电路将被视为有缺陷的。11.如申请专利范围第7项之测试电路,其中上述之输出缓冲储存器至少包含一三态输出缓冲储存器,该三态输出缓冲储存器拥有两个输入端和一个输出端,其中该测试控制讯号被传送至该输入端之一,以从该三输出缓冲储存器之该输出端输出该第二组比较结果。12.如申请专利范围第7项之测试电路,其中上述之测试样式由下列群组中选择:{0000},{0011},{1100},{1111},{0101},{1010},{1001}和{0110}。13.一种测试动态随机存取记忆体装置之方法,其中该测试方法至少包含:将一测试样式储存至该动态随机存取记忆体装置;取出该被储存之测试样式;藉由该测试样式产生第一组比较结果,其中该第一组比较结果之一,系该第一组比较结果中另一个结果的反相;藉由该第一组比较结果,产生第二组比较结果;以及藉由一控制讯号,输出该第二组比较结果。14.如申请专利范围第13项之方法,其中上述之测试样式由下列群组中选择:{0000},{0011},{1100},{1111},{0101},{1010},{1001}和{0110}。图式简单说明:第一图标示出一由4个1Mx4动态随机存取记忆体胞所组成的一14Mx4动态随机存取记忆体装置,其系依照Tobita所揭露之装置执行平行侦测。第二图标示出一由4个1Mx4动态随机存取记忆体胞所组成的一4Mx4动态随机存取记忆体装置,其系依照McClure所揭露之装置执行平行侦测。第三图系本发明所揭露之比较电路架构图。第四图A标示发生在Tobita文献所述之第二级之两输入端之间短路之示意图。第四图B标示发生在本发明之第二级的两个输入端之间短路之示意图。