| 主权项 |
1.一种非依电性(nonvolatile)记忆体元件,其包含有:形成于一基以上之一组隧道氧化物;形成于该隧道氧化物上之一组浮动闸极:形成于该浮动闸极上之一组控制闸极;形成于该浮动闸极和该控制闸极上之一中间隔杂层;形成于该基片内隧道氧化物之下被一组通道区域所分隔的一组源极/汲极区域;覆盖该控制闸极、该浮动闸极以及该源极/汲极区域而具有预定厚度之一组第一隔离层;以及形成于第一隔离层上之一组规划辅助板。2.依据申请专利范围第1项的非依电性(nonvolatile)记忆体元件,其中在该控制闸极上面之该第一隔离层的该厚度是大于形成于该源极/汲极上面以及该浮动们极之侧壁上面之该第一隔离层的厚度。3.依据申请专利范围第1项的非依电性(nonvolatile)记忆体元件,其中该规划辅助板由选择自多晶矽和多晶矽化物族群之一所组成。4.一种非依电性(nonvolatile)记忆体元件,该记忆体元件具有二维配置的记忆串区块,其中各个记忆串区块具有配置在相同方向的多数个记忆串,并且该记忆串具有一组记忆串选择电晶体、多数个记忆胞电晶体、以及一组记忆源选择电晶体,它们是串接于一组位元线接点和一条记忆源线之间,该非依电性(nonvolatile)记忆体元件包含有:用以连接该记忆串选择电晶体之闸极之一组记忆串选择线:用以水平地连接该等记忆胞电晶体之控制闸极之多数条字组线;用以连接该记忆源选择电晶体之闸极之一组记忆源选择线;以及形成于该记忆胞电晶体之源极/波极上面、浮动闸极之侧壁上面以及控制闸极上面和其侧壁上面的一组规划辅助板(PA板),该PA板被具有一预定厚度的一组第一隔离膜所分隔,该PA板形成在多数条字组线之一单元内的一独立区块。5.依据申请专利范围第4项的非依电性(nonvolatile)记忆体元件,其中该PA板由选择自多晶矽和多晶矽化物族群之一所组成。6.依据申请专利范围第4项的非依电性(nonvolatile)记忆体元件,其中该第一隔离膜由选择自一种氧化物膜、一种氮化物膜、一种氮氧化物膜以及其合成膜所组成族群之一所组成。7.依据申请专利范围第4项的非依电性(nonvolatiie)记忆体元件,其中在该控制闸极上面之该第一隔离膜的该厚度是大于形成于该源极/汲极上面以及该浮动闸极之侧壁上面之该第一隔离膜的厚度。8.依据申请专利范围第4项的非依电性(nonvolatile)记忆体元件,其中该源极/汲极之构造是LDD。9.依据申请专利范围第4项的非依电性(nonvolatile)记忆体元件,进一步包含形成于该浮动闸极上面以及该控制闸极之侧壁上面并且具有分隔形状的一组第二隔离膜。10.一种非依电性(nonvolatile)记忆体元件,该记忆体元件具有二维配置的记忆串区块,其中各个记忆串区块具有配置在相同方向的多数个记忆串,并且该记忆串具有一组记忆串选择电晶体、多数个记忆胞电晶体、以及一组记忆源选择电晶体,它们是串接于一组位元线接点和一条记忆源线之间,该非依电性(nonvoiatile)记忆体元件包含有:用以连接该记忆串选择电晶体之闸极之一组记忆串选择线;用以水平地连接该等记忆胞电晶体之控制闸极之多数条字组线;用以连接该记忆源选择电晶体之闸极之一组记忆源选择线;以及形成于该记忆串选择电晶体、该记忆源选择电晶体以及该等记忆胞电晶体之各源极/汲极上面并且在一组闸极的上方部分和侧壁上面的一组规划辅助板(PA板),该PA板被具有一预定厚度的一组第一隔离膜所分隔,该PA板形成在多数条字组缘之一单元内的一独立区块。11.依据申请专利范围第10项的非依电性(nonvolatile)记忆体元件,其中该PA板由选择自多晶矽和多晶矽化物族群之一所组成。12.依据申请专利范围第10项的非依电性(nonvolatile)记忆体元件,其中该第一隔离膜由选择自一种氧化物膜、一种氮化物膜、一种氮氧化物膜以及其合成膜所组成族群之一所组成。13.依据申请专利范围第10项的非依电性(nonvolatile)记忆体元件,其中在该控制闸极之该第一隔离膜的该厚度是大于形成于该源极/汲极上面以及该浮动闸极之侧壁上面之该第一隔离膜的厚度。14.依据申请专利范围第10项的非依电性(nonvolatile)记忆体元件,其中该源极/汲极之构造是LDD。15.依据申请专利范围第10项的非依电性(nonvolatile)记忆体元件,进一步包含形成于该浮动闸极上面以及该控制闸极之侧壁上面并且具有分隔形状的一组第二隔离膜。16.一种非依电性(nonvolatile)记忆体元件的制造方法,该记忆体元件具有二维配置的记忆串区块,其中各个记忆串区块具有配置在相同方向的多数个记忆串,并且该记忆串具有一组记忆串选择电晶体、多数个记忆胞电晶体、以及一组记忆源选择电晶体,它们是串接于一组位元线接点和一条记忆源线之间,该方法包含的步骤有:a)在第一传导型之一组半导体基片上依序地形成第二和第一传导型井区;b)在该半导体基片上面形成一组隔离膜;c)在该半导体基片上面形成一组闸极隔离膜;d)在该闸极隔离膜上面形成一组浮动闸极以及利用一组中间介电层而与该浮动闸极隔离的一组控制闸极;e)在该半导体基片上面形成一组源极/汲极;f)在该半导体基以上面之整个表面上形成一组第一隔离膜;以及g)在一组第一隔离膜被形成并且成型的一组半导体基片之整个表面上沉料导电材料,以便形成一组规划辅助板(PA板)。17.依据申请专利范围第16项之非依电性(nonvolatile)记忆体元件的制造方法,其中该PA板被成型而形成于该记忆胞电晶体之源极/汲极上面、该浮动闸极以及该控制闸极之上方部分上面和侧壁上面。18.依据申请专利范围第16项之非依电性(nonvolatile)记忆体元件的制造方法,其中该PA板被成型而形成于该记忆串选择电晶体、该记忆源选择电晶体以及该等记忆胞电晶体之各源极/汲极上面并且在该闸极的上方部分上面和侧壁上面。19.依据申请专利范围第16项之非依电性(nonvolatile)记忆体元件的制造方法,其中该PA板由选择自多晶矽和多晶矽化物族群之一所组成。20.依据申请专利范围第16项之非依电性(nonvolatile)记忆体元件的制造方法,其中该步骤e)包括以21013-11015ion/cm2之剂量以及40KeV-60KeV之能量布植第二传导型的杂质进入该半导体基片。21.依据申请专利范围第16项之非依电性(nonvolatiie)记忆体元件的制造方法,其中该第一隔离膜由选择自一种氧化物膜、一种氮化物膜、一种氮氧化物膜以及其合成膜所组成族群之一所组成。22.一种非依电性(nonvolatile)记忆体元件的制造方法,该记忆体元件具有二维配罡的记忆串区块,其中各个记忆串区块具有配置在相同方向的多数个记忆串,并且该记忆串具有一组记忆串选择电晶体、多数个记忆胞电晶体、以及一组记忆源选择电晶体,它们是串接于一组位元线接点和一条记忆源线之间,该方法包含的步骤有:a)在第一传导型之一组半导体基片上依地形成第二和第一传导型井区;b)在该半导体基片上面形成一组隔离膜;c)在该半导体基片上面形成一组闸极隔离膜;d)在该闸极隔离膜上面形成一组浮动闸极以及利用一组中间介电层而与该浮动闸极隔离的一组控制闸极;e)布植低浓度的杂质进入半导体基片,而形成低浓度的一组源极/汲极;f)在浮动闸极、中间介电层和控制闸极之侧壁上形成隔离片形状的一组第一隔离膜;g)布植高滚度的杂质离子进入半导体基片,而形成高浓度的一组源极/汲极;以及h)在半导体基片之整个表面上形成一组第二隔离膜;i)在该第二隔离膜被形成并且成型的半导体基片之整个表面上沉积导电材料,以便形成一组规划辅助板。23.依据申请专利范围第22项之非依电性(nonvolatile)记忆体元件的制造方法,其中该规划辅助板被成型而形成于该记忆胞电晶体之源极/汲极上面、该浮动闸极以及该控制闸极之侧壁上面、以及该控制闸极上面。24.依据申请专利范围第22项之非依电性(nonvolatile)记忆体元件的制造方法,其中该规划辅助板被成型而形成于该记忆串选择电晶体上面、该记忆源选择电晶体以及该等记忆胞电晶体之各源极/汲极上面、以及一闸极上面和该闸极的侧壁上面。25.依据申请专利范围第22项之非依电性(nonvolatile)记忆体元件的制造方法,其中该步骤e)包括以21013-11015ion/cm2之剂量以及40KeV-60KeV之能量布植第二传导型的杂质进入该半导体基片。26.依据申请专利范围第22项之非依电性(nonvolatile)记忆体元件的制造方法,其中该步骤g)包括以11014-11015ion/cm2之剂量以及40KeV-60KeV之能量布植第二传导型的杂质进入该半导体基片。27.依据申请专利范围第22项之非依电性(nonvolatile)记忆体元件的制造方法,其中该第一和该第二隔离膜各由选择自一种氧化物膜、一种氮化物膜、一种氮氧化物膜以及其合成膜所组成族群之一所组成。28.一种非依电性(nonvolatile)记忆体元件的驱动方法,该非依电性记忆体元件包含有:多数个记忆串,其中具有一组记忆串选择电晶体、多数个记忆胞电晶体、以及一组记忆源选择电晶体串接于一组位元线接点和一条记忆源线之间;用以连接各该记忆串之该等记忆串选择电晶体的闸极之一组记忆串选择线;用以水平地连接形成各该记忆串之该等记忆胞电晶体之控制闸极的多数条字组线;用以连接该记忆串之记忆源选择电晶体闸极之一组记忆源选择线;以及形成在源极/汲极上面,在该记忆胞电晶体之该浮动闸极侧壁上面,在其控制闸极上面以及在其控制闸极侧壁上面的规划辅助板(PA板),该PA板被具有一预定厚度的一组第一隔离膜所分隔,该PA板形成在多数条字组线之一单元内的一独立区块,该驱动方法包含有,当规划操作时,施加如同被选择字组线的电压至该规划辅助板。29.依据申请专利范围第28项之非依电性(nonvolatile)记忆体元件的驱动方法,其中用以产生从该半导体基片至该浮动闸极的福勒-诺德汉(Fowler-Nordheim)隧道之电压在一规划操作时被施加到所选取的规刮辅助板。30.依据申请专利范围第28项之非依电性(nonvolatile)记忆体元件的驱动方法,其中在一消除操作时OV被施加到所选取的规划辅助板。31.依据申请专利范围第28项之非依电性(nonvolatile)记忆体元件的驱动方法,其中在读取操作时OV或者Vcc被施加到所选取的规划辅助板。32.一种非依电性(nonvolatile)记忆体元件的驱动方法,该非依电性(nonvolatile)记忆体元件的驱动方法,该非依电性(nonvolatile)记忆体元件包含有:多数个记忆串,其中具有一组记忆串选择电晶体、多数个记忆胞电晶体、以及一组记忆源选择电晶体串接于一组位元线接点和一条记忆源线之间;用以连接各该记忆串之记忆串选择电晶体的闸极之一组记忆串选择线;用以水平地连接形成各该记忆串之该等记忆胞电晶体之控制闸极的多数条字组线;用以连接该记忆串之记忆源选择电晶体闸极之一组记忆源选择线;以及在该记忆串选择电晶体、该记忆胞电晶体以及该记忆源选择电晶体之源极/汲极上面、在该闸极的侧壁上面以及闸极上面被具有一预定厚度的一组第一隔离膜所分隔,并且具有形成在多数条字组线之一单元内的一独立区块之一组规划辅助板的二维配置记忆串区块,该驱动方法包含有:当规划操作时,施加如同被选择字组线的电压至该规划辅助板。33.依据申请专利范围第32项之非依电性(nonvolatile)记忆体元件的驱动方法,其中用以产生从该半导体基片至该浮动闸极的福勒-诺德汉(Fowler-Nordheim)隧道之电压在一规划操作时被施加到所选取的规划辅助板。34.依据申请专利范围第32项之非依电性(nonvolatile)记忆体元件的驱动方法,其中在一消除操作时OV被施加到所选取的规划辅助板。35.依据申请专利范围第32项之非依电性(nonvolatile)记忆体元件的驱动方法,其中在一读取操作时OV或者Vcc被施加到所选取的规划辅助板。图式简单说明:第一图是展示一组NAND型非依电性(nonvolatile)记忆体元件之一组记忆串之布局的平面图;第二图是第一图之等效电路图;第三图A是第一图所示非依电性(nonvolatile)记忆体元件之一组记忆胞电晶体的平面图;第三图B是沿着第三图A之线段I-I'所取的截面图;第四图是展示一种习见非依电性(nonvolatile)记忆体元件之布局的平面图;第五图是沿着第四图之线段II-II'所取的截面图;第六图是用以制造依据本发明之第一和第二实施例的一组非依电性(nonvolatile)记忆启元件的平面图;第七图是第六图之等效电路图;第八图A和第八图B是依据本发明之第一实施例的一组非依电性(nonvolatile)记忆体元件的截面图;第九图A和第九图B是依据本发明之第二实施例的一组非依电性(nonvolatile)记忆体元件的截面图;第十图A至第十二图B是用以展示依据本发明之第一实施例的非依电性(nonvolatile)记忆体元件的制造方法之截面图;第十三图A至第十四图B是用以展示依据本发明之第二实施例的非依电性(nonvolatile)记忆体元件的制造方之截面图;第十五图是用以展示依据本发明之第三和第四实施例的非依电性(nonvolatile)记忆体元的制造方法之截面图;第十六图A和第十六图B是展示依据本发明之第三实施例的非依电性(nonvolatile)记忆体元件的截面图;第十七图A和第十七图B是展示依据本发明之第四实施例的非依电性(nonvolatile)记忆体元件的截面图;第十八图A至第十八图C是展示依据本发明之非依电性(nonvolatile)记忆体元件的操作电压和记忆胞电流的图形;以及第十九图展示依据本发明之非依电性(nonvolatile)记忆体元件与习见方法者比较之操作情况的图表。 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