| 主权项 |
1.一种静态型半导体记忆装置,其特征是:具备有:半导体基板2,具有导电区域;闸极电极161.162.163.262.263.362.363,经由闸极绝缘膜167.168.169.268.269.368.369形成在上述之半导体基板1之上;和层间绝缘膜181.281.381,覆盖在上述之闸极电极161.162.163.262.263.362.363;上述之层间绝缘膜181.281.381具有深达上述之半导体位基板1之导电区域101.102.103.104.301.302.303.304之多个第1孔121.122.123.124.125.126.127.128.129.130.322a、322b、323a、323b、327a、327b、328a、328b、和深达上述之闸极电极162.163之多个第2孔131.132.232;上述之多个第1孔121.....328b和第2孔131.132.232形成在大致格子状之位置。2.如申请专利范围第1项之静态型半导体记忆装置,其中上述之第1孔122.124.127.129.322a、322b、327a、327b形成在包围上述之闸极电极162.163之区域。3.如申请专利范围第1项之静态型半导体记忆装置,其中具备有记忆单元100.200.300,上述之记忆单元100.200.360具备有:第1导电型之第1驱动用电晶体142.342.经由上述之第1孔122.322a、322b连接到第1记忆节点152.252.352,经由上述之第1孔123.323a、323b连接到接地节点153.353,经由上述之第2孔131以闸极电极162.262.362连接到第2记忆节点157.357;第1导电型之第2驱动电晶体145.345,经由上述之第1孔127.327a、327b连接到上述之第2记忆节点157.357,经由上述之第1孔128.328a、328b连接到接地节点158.358,经由上述之第2孔132.232以闸极电极163.263.363连接到上述之第1记忆节点152.252.352;第2导电型之第1负载电晶体143,经由上述之第1孔124连接到上述之第1记忆节点152.252.352,经由上述之第1孔125连接到电源节点155,经由上述之第2孔131以闸极电极162.262.362连接到上述之第2记忆节点157.357;第2导电型之第2负载电晶体146,经由上述之第1孔129连接到上述之第2记忆节点157.357.经由上述之第1孔130连接到上述之电源节点155.经由上述之第2孔132.232以闸极电极163.263.363连接到上述之第1记忆节点152.252.352;第1导电型之第1存取电晶体141.341,经由上述之第1孔122.322a、322b连接到上述之第1记忆节点152.252.352,经由上述之第1孔121连接到位元线对偶之一方151,闸极电极161连接到字线;和第1导电型之第2存取电晶体144.344,经由上述之第1孔127.327a、327b连接到上述之第2记忆节点157.357,经由上述之第1孔126连接到上述之位元线对偶之另外一方156,闸极电极161连接到字线。4.如申请专利范围第1项之静态型半导体记忆装置,其中上述之闸极电极包含第1和第2闸极电极161.162.262.263.362.363;上述之第1闸极极162.262.362被第1导电型之第1驱动用电晶体142.342和第2导电型之第1负载电晶体143共用;和上述之第2闸极电极163.263.363被第1导电型之第2驱用电晶体145.345和第2导电型之第2负载电晶体146共用。5.如申请专利范围第1项之静态型半导体记忆装置,其中上述之第1孔和第2孔121.122.123.124.125.126.127.128.129.130.322a、322b、323a、323b、327a、327b、328a、328b、131.132.232使用曝光显像处理形成,当上述之曝光处理所使用之光之波长为,开口数为NA时,使上述之多个孔之中心间之距离d成为不能满足1.64/NA或1.6/NA之値。6.一种半导体装置,其特征是具备有:半导体基板1,具有导电区域101b、101c、103a、301b、301c;闸极电极161.163.363.363,经由闸极绝缘膜167形成在上述之半导体基板1之上;和层间绝缘膜181.281.381,覆盖在上述之闸极极161;上述之层间绝缘膜181.281.381具有深达上述半导体基板1之导电区域之多个第1孔121.122.124.322a、322b、和深达上述之闸极电极163.263.363之多个第2孔132.232;上述之多个第1孔121.122.124.322a、322b和第2孔132.232形成在大致为格子状之位置,和具备有:第1导电层152.252.352,通过上述之第1孔122.124.322a、322b连接到上述之导电区域101b、103a、301b、和形成在上述之层间绝缘膜181.281.381之上;第2导电层152.252.352,通过上述之第2孔132.232连接到上述之闸极电极163.263.363,和形成在上述之层间绝缘膜181.281.381之上;上述之第1和第2导电层在上述之层间绝缘膜之上形成在大致相同高度之位置。7.如申请专利范围第6项之半导体装置,其中上述之第1和第2导电层为相同之导电层。8.如申请专利范围第6项之半导体装置,其中上述之第1孔122.124.322a、322b形成在包围上述之闸极电极162.163之区域。9.如申请专利范围第6项之半导体装置,其中上述之第1和第2孔121.122.124.322a、322b、132.232使用曝光显像处理形成,当上述之曝光处理所使用之光之波长为,开口数为NA时,使上述之多个孔之中心间之距离d成为不能满足1.64/NA或1.16/NA之値。10.如申请专利范围第6项之半导体装置,其中该半导体装置为静态型半导体记忆装置。11.一种半导体装置,其特征是:具备有:半导体基板1;和层间绝缘膜181.281.381,形成在上述之半导体基板之上;上述之层间绝缘膜181.281.381具有使用曝光显像处理形成之多个孔121.122.123.124.125.126.127.128.129.130.322a、322b、323a、323b、327a、327b、328a、328b、131.132.232;上述之多个孔形成在大致为格子状之位置;上述之相邻孔之间之距离选择不会由于上述曝光处理时照射光之绕射光之干涉,而在相邻孔间产生高强度之光者。12.如申请专利范围第11项之半导体装置,其中当上述曝光处理所使用之光之波长为,开口数为NA时,使上述之多个孔之中心间之距离d成为不能满足1.64/NA或1.16/NA之値。13.如申请专利范围第11项之半导体装置,其中该半导体装置夜静态型半导体记忆装置。图式简单说明:第一图是本发明之实施形态1和2之SRAM之俯视图。第二图表示沿着第一图中之II-II线看到之剖面。第三图表示沿着第一图中之III-III线看到之剖面。第四图和第五图表示第一图-第三图所示之SRAM之制造方法之第1和第2工程。第六图是本发明之实施形态3之SRAM之俯视图。第七图表示沿着第六图中之VII-VII线看到之剖面。第八图表示沿着第六图中之VIII-VIII线看到之剖面。第九图和第十图是剖面图,用来表示第六图-第八图所示之SRAM之制造方法之第1和第2工程。第十一图是本发明之实施形态4和5之SRAM之俯视图。第十二图表示沿着第十一图中之XII-XII线看到之剖面。第十三图表示沿着第十一图中之XIII-XIII线看到之剖面。第十四图和第十五图是剖面图,用来表示第十一图-第十三图所示之SRAM之制造方法之第1和第2工程。第十六图是本发明之实施形态6之SRAM之俯视图。第十七图是本发明之实施形态7之SRAM之俯视图。第十八图是习知之SRAM之等値电路图。第十九图是习知之SRAM之俯视图。第二十图表示沿着第十九图中之XX-XX线看到之剖面。第二十一图表示沿薯第十九图中之XXI-XXI线看到之剖面。第二十二图和第二十三图是剖面图,用来表示第十九图-第二十一图所示之SRAM之制造方法之第1工程。第二十四图和第二十五图是剖面图,用来表示第十九图-第二十一图所示之SRAM之制造方法之第2工程。第二十六图和第二十七图是剖面图,用来说明被反射光曝光之抗蚀剂。第二十八图是剖面图,用来说明对第二十六图所示之抗蚀剂进行显像所获得之图型。第二十九图是剖面图,用来说明对第二十七图所示之抗蚀剂进行显像所获得之图型。第三十图是剖面图,用来说明以第二十八图所示之图型蚀刻后之层间绝缘膜。第三十一图是剖面图,用来说明以第二十九图所示之图型蚀刻后之层间绝缘膜。第三十二图用来说明光之绕射现象。 |
