| 主权项 |
1.一种用以量测半导体晶圆中某一指定方向的叠覆误差的电子叠覆测试结构,其中至少包括:复数个下层导体,各该些下层导体至少具有一接触介层窗用以与各该些下层导体电性接触;一介电层覆盖于该些下层导体与该些接触介层窗之上;以及复数个上层导体,各该些上层导体与下层导体相对应,各该些上层导体至少有一延伸区,该些上层导体排列成使得该些上层导体之一的该些的延伸区的至少其中之一覆盖于该接触介层窗之上,其中该些上层导体的各该些延伸区域与相对应的该下层导体的该接触介层窗在指定方向有一偏差量。2.如申请专利范围第1项所述之电子叠覆测试结构,其中该延伸区域大致平行于该半导体晶圆之Y轴。3.如申请专利范围第1项所述之电子叠覆测试结构,其中该延伸区域系大致平行于该半导体晶圆之X轴。4.如申请专利范围第1项所述之电子叠覆测试结构,其中该些上层导体均偏移一相等距离的偏移量。5.如申请专利范围第1项所述之电子叠覆测试结构,其中该些延伸区域尺寸相同。6.一种用以量测半导体晶圆中某一指定方向的叠覆误差的电子叠覆测试结构,其中至少包括:复数个下层导体,各该些下层导体具有至少一下导指;一介电层覆盖于该些下层导体上;以及复数个上层导体,各该些上层导体有至少一个上导指区,该些上层导体排列成使得各该些上导体的该些上导指区对准于对应于各该些下导体的该些下导指区,其中该些上导体的该些上导指区与相邻的该上导体的该些上导指区该在指定方向偏移一距离。7.如申请专利范围第6项所述之电子叠覆测试结构,其中该些延伸区域系大致平行于该半导体晶圆之Y轴。8.如申请专利范围第6项所述之电子叠覆测试结构,其中该些上层导体均偏移一相等距离的偏移量。9.如申请专利范围第6项所述之电子叠覆测试结构,其中该些上导指区尺寸相同。10.一种利用形成于半导体晶圆上某一指定方向的电性叠覆测试结构来量测叠覆误差的方法,其中该电性叠覆测试结构包括:复数个下层导体,该些下层导体有至少一下导指区;一介电层,形成于该些下层导体之上;以及复数个上层导体,各该些上导体具有至少一上导指区,该些上导体排列成,使得其相对应的该些上导指区对准于该些复数个下导体相对应的该些下导指区,该些上导体的该些上导指区与该些相邻上导体的该些上导指区偏移一距离,该量测叠覆误差的方法包括步骤:测量形成于各该些上下导指对之间的电容;决定产生最大电容之该上、下层导指对;找出与产生量大电容之上、下层导体之导体对与一重叠误差之间的关系。11.一种利用形成于半导体晶圆上某一指定方向的电性叠覆测试结构来量测叠覆误差的方法,其中该电性叠覆测试结构包括:复数个下层导体,各该些下层导体具有有至少一接触介层窗用以电性连接该些下层导体;一介电层,形成于该些下层导体与该些接触介层窗之上;以及复数个上层导体,各该些上层导体相对于该些下层导体,各该些上层导体至少有一延伸区,该些上层导体排列成使得该些上层导体的其中一该些延伸区叠覆于该些接触介层窗之上,其中该些上层导体的各该些延伸区与相对应之该下层导体的该接触介层窗在指定方向有一偏移量,该量测叠覆误差包括步骤:量测各该些上下层导体对的接触电阻;决定产生最小接触电阻之该上下层导体对;以及找出与产生最小电阻的该上下层导体对之叠覆误差关系。12.一种利用半导体晶圆上电性叠覆测试结构量测叠覆误差的方法,该方法包括:形成复数个上层及下层导体对在该半导体晶圆上,各该些上层与下层导体对更包括:一下层导体;一上层导体,具有一延伸区域;以及一接触介层窗,由该下层及上层导体延伸出来介层窗介层窗,该接触介层窗与该延伸区域接触,其中各该些复数个上下层导体对,在该上层导体之该延伸区与接触介层窗之间具有一不同量的接触;量测各该些上下层导体对间之接触电阻;决定产生最低电阻的该上下层导体对;以及找出与产生最低电阻的该上下层导体对之一叠覆误差关系。13.一种在半导体晶圆中利用电性叠覆测试结构量测叠覆误差的方法,该方法包括:形成复数个上下层导体对于该半导体晶圆中,各该些上下层导体对更包括:一下层导体,具有一下导指区;一下层导体,具有上导指区;以及一介电层层,形成于该下层与该上层导体间;其中各该些复数个上下层导体对,在该上导指区与该下导指区之间具有一不同量的接触;量测各该些上下层导体对间之电容;决定产生最大电容的该上下层导体对;以及找出与产生最大电容之该上下层导体对之叠覆误差关系。图式简单说明:第一图所绘示为依照本发明量测电阻的电性叠覆测试结构的上视图;第二图所绘示为依照本发明另一较佳实施例量测电阻的电性叠覆测试结构的上视图;第三图所绘示为依照本发明量测电容的电性叠覆测试结构的上视图;以及第四图所绘示为依照本发明另一较佳实施例量测电容的电性叠覆测试结构的上视图; |
