| 主权项 |
1.一种同时形成动态随机存取记忆体中不同区域之介层洞的方法,该方法至少包括下列步骤:形成多数个晶胞闸极在一晶胞区域中并形成多数个周边电路闸极在一周边电路区域中,每一个所谓的闸极皆形成在一底材上并至少依序包括一传导层、一金属矽化物层与一保护层;形成一第一介电质层于该底材上,该第一介电质层亦覆盖住所有的该多数个晶胞闸极与该多数个周边电路闸极;形成一第二介电质层于该第一介电质层上;移除部份之该第二介电质层并形成间隙壁于该每一个该周边电路闸极之侧壁;形成一第三介电质层于该底材上,该第三介电质层亦覆盖所有的该多数个晶胞闸极以及该多数个周边电路闸极;形成一光罩于该第三介电质层上,该光罩定义出该晶胞区域之多数个介层洞与该周边电路区域之多数个介层洞的位置;移除未被该光罩所覆盖之该第三介电质层、该第二介电质层、该第一介电质层和该多数个周边电路闸极之该保护层;和移除剩余的光罩。2.如申请专利范围第1项之方法,其中上述之底材至少包括多数个半导体结构在该底材内,该多数个半导体结构至少包括源极、汲极与井区。3.如申请专利范围第1项之方法,其中上述之传导层至少包括多晶矽层与搀入杂质之多晶矽层。4.如申请专利范围第1项之方法,其中上述之金属矽化物层至少包括矽化钨层和矽化钛层。5.如申请专利范围第1项之方法,其中上述之保护层的材料至少包括氮化矽和磷矽玻璃。6.如申请专利范围第1项之方法,其中上述之第一介电质层至少包括氧化层。7.如申请专利范围第1项之方法,其中上述之第一介电质层系作为蚀刻终止层用。8.如申请专利范围第1项之方法,其中上述之第二介电质层的材料通常系和该保护层的材料相同。9.如申请专利范围第1项之方法,其中上述之第二介电质层的厚度系较该多数个周边电路闸极之该保护层的厚度来得薄。10.如申请专利范围第1项之方法,其中上述之介于该第二介电质层与该多数个周边电路闸极之该保护层之间的高度差,系调整到使得当该周边电路区域之该介层洞连接到该多数个周边电路闸极之该金属矽化物层时,该晶胞区域之该介层洞已经连接到该底材。11.如申请专利范围第1项之方法,其中上述之第三介电质层至少包括氧化层。12.如申请专利范围第1项之方法,其中上述之第三介电质层的厚度系较每一个该多数个晶胞闸极与每一个该多数个周边电路闸极的高度来得厚。13.如申请专利范围第1项之方法,尚可以进一步包括对该第三介电质层的平坦化程序。14.如申请专利范围第1项之方法,其中上述之该晶胞区域中之每一个该介层洞皆系座落于该多数个晶胞闸极之间而且系连接到该底材,该周边电路区域中之每一个该介层洞皆系座落于某一个该周边电路闸极之上并且连接到该周边电路闸极之该金属矽化物层。15.一种同时形成高积集度动态随机存取记忆体中不同区域之介层洞与多晶矽连络窗的方法,该方法至少包括:形成一搀入杂质之多晶矽层于一底材上;形成一矽化钨层于该搀入杂质之多晶矽层上;形成一第一氮化矽层于该矽化钨层上;使用微影与蚀刻方法,形成一晶胞闸极于一晶胞区域并形成一周边电路闸极于一周边电路区域;形成一第一氧化层于该底材上并覆盖该晶胞闸极与该周边电路闸极;形成一第二氮化矽层于第一氧化层上;移除部份的该第二氮化矽层并形成间隙壁于该周边电路闸极之侧壁;形成一第二氧化层于该底材上并覆盖该晶胞闸极与该周边电路闸极;形成一光罩于该第二氧化层上,该光罩系用以定义该晶胞区域之介层洞的位置以及该周边电路区域之介层洞的位置;移除未被该光罩所覆盖之该第二氧化层;移除未被该光罩所覆盖之该第二氮化矽层与该周边电路闸极之该第一氮化矽层;移除剩余之光罩,此时该晶胞区域之介层洞以及该周边电路区域之介层洞系同时形成;和填入多晶矽到该晶胞区域与该周边电路区域之介层洞中而同时形成不同区域之该多晶矽连络窗。16.如申请专利范围第15项之方法,其中上述之底材至少包括多数个半导体结构在该底材内,该多数个半导体结构至少包括接合与井区。17.如申请专利范围第15项之方法,其中上述之第二氧化层的厚度较该晶胞闸极与该周边电路闸极的高度皆来得厚。18.如申请专利范围第15项之方法,其中上述之第二氮化矽层的厚度系较该周边电路闸极之该第一氮化矽层的厚度来得薄。19.如申请专利范围第15项之方法,其中上述之其中上述之介于该第二氮化矽层与该周边电路闸极之该第一氮化矽层之间的高度差,系调整到使得当该周边电路区域之该介层洞连接到该周边电路闸极之该矽化钨层时,该晶胞区域之该介层洞已经连接到该底材。20.如申请专利范围第15项之方法,其中上述之该晶胞区域之该介层洞系座落于该晶胞闸极之旁边而且系直接连接到该底材,该周边电路区域之该介层洞系座落于该周边电路闸极之上并直接连接到该周边电路闸极之该矽化钨层。图式简单说明:第一图A到第一图C显示习知之动态随机存取记忆体之晶胞区域介层洞与周边电路介层洞的元件制程中三个阶段的定性横截面图;第二图A到第二图C显示根据本发明之一实施例,动态随机存取记忆体之晶胞区域介层洞与周边电路介层洞的元件制程中不同阶段的定性横截面图。 |
