高密度垂直罩幕式唯读记忆胞的制成方法

摘要

本发明为高密度垂直罩幕式唯读记忆胞的制程方法，至少包含下列步骤：首先，提供具有轻微掺杂之半导体基材；并依序在其上形成一垫氧化层和一氮化矽层；接着，在此基材上进行蚀刻形成复数个沟渠；然后，在此各个沟渠之表面上形成一闸氧化层薄膜；之后，利用离子布植法将ｎ导电型之离子，植入位于沟渠与沟渠之间基材上的垫氧化层之表层下方；接着，继续在整个元件之表层上沈积一层复晶矽薄膜；最后，再利用一光罩来定义，并暴露部分的沟渠，且在此暴露之沟渠的底部植入ｎ导电性之离子。此外，本发明的另一实施例系可以将第一次ｎ导电性之离子布植步骤与蚀刻形成复数个沟渠的步骤颠倒过来；亦即，先在一具有垫氧化矽层之半导体基材上植入ｎ导电型之离子，再利用蚀刻定义出沟渠位置；接着再依相同之步骤制成遮罩式唯读记忆胞。

主权项

1.一种在基材上形成高密度垂直罩幕式唯读记忆胞的制造方法,该制造方法至少包含下列步骤:蚀刻该基材以形成复数个沟渠;形成闸氧化层在该基材之表面上;形成复数个第一掺杂区域于该基材上,且该掺杂区域位于各个该沟渠之间的该基材中,该掺杂区域系作为该高密度垂直罩幕式唯读记忆胞的位元线(bitline);形成一复晶矽层在该闸氧化层上,该复晶矽层系作为该高密度垂直罩幕式唯读记忆胞之字元线(wordline);形成复数个第二掺杂区于部分该沟渠之底部之该闸氧化层的底部,系用以定义该高密度垂直罩幕式唯读记忆胞的编码区域(coding regions)。2.如申请专利范围第1项之方法,其中该基材更包含一垫氧化层,且在该垫氧化层之上并覆盖一氮化矽层。3.如申请专利范围第1项之方法,其中上述之掺杂离子包含p导电性离子。4.如申请专利范围第1项之方法,其中上述之掺杂离子包含n导电性离子。5.如申请专利范围第1项之方法,其中该n导电性离子系选自砷离子与磷离子所组合之群组。6.如申请专利范围第1项之方法,其中该第一掺杂区域之掺杂离子系利用离子布植法植入离子。7.如申请专利范围第6项之方法,其中该第一掺杂区域之该砷离子布植的加速能量约为40至100KeV之间。8.如申请专利范围第1项之方法,其中该第一掺杂区域之该磷离子布植的加速能量约为30至70KeV之间。9.如申请专利范围第1项之方法,其中该第一掺杂区域之掺杂离子系利用离子布植法植入离子。10.如申请专利范围第9项之方法,其中该第二掺杂区域之该砷离子布植的加速能量约为150至1000KeV之间。11.如申请专利范围第9项之方法,其中该第二掺杂区域之该磷离子布植的加速能量约为90至1000KeV之间。12.如申请专利范围第1项之方法,其中该闸氧化层之厚度约为80至200埃之间。13.如申请专利范围第1项之方法,其中该复晶矽层掺杂n导电性离子。14.如申请专利范围第1项之方法,其中该形成复数个沟渠的步骤和该植入该第一植入区域的步骤可以互相对调。15.一种在一基材上利用沟渠构造之元件所组成之罩幕式唯读记忆体的制程方式,该制程方法至少包含下列步骤:形成垫氧化层于该基底之上;形成氮化矽层于该垫氧化层之上;蚀刻该氮化矽层,以及该垫氧化层并在基材上形成复数个沟渠;形成闸氧化层薄膜于各个该沟渠之表面上;形成复数个第一掺杂区域于该基材中,且该掺杂区域位于各个该沟渠之间之该基材中,该掺杂区域系作为该高密度垂直罩幕式唯读记忆胞的位元线(bitline);形成复晶矽层在该闸氧化层上,该复晶矽层系作为该高密度垂直罩幕式唯读记忆胞之字语线;形成复数个第二掺杂区于部分该沟渠之底部之该闸氧化层的底部,系用以定义该高密度垂直罩幕式唯读记忆胞的编码区域。16.如申请专利范围第15项之方法,其中上述之掺杂离子包含p导电性离子。17.如申请专利范围第15项之方法,其中上述之掺杂离子包含n导电性离子。18.如申请专利范围第15项之方法,其中该n导电性离子系选自砷离子与磷离子所组合之群组。19.如申请专利范围第15项之方法,其中该第一掺杂区域之掺杂离子系利用离子布植法植入离子。20.如申请专利范围第19项之方法,其中该第一掺杂区域之该砷离子布植的加速能量约为40至100KeV之间。21.如申请专利范围第19项之方法,其中该第一掺杂区域之该磷离子布植的加速能量约为30至80KeV之间。22.如申请专利范围第15项之方法,其中该第二掺杂区域之掺杂离子系利用离子布植法植入离子。23.如申请专利范围第22项之方法,其中该第二掺杂区域之该砷离子布植的加速能量约为150至1000KeV之间。24.如申请专利范围第22项之方法,其中该第二掺杂区域之该磷离子布植的加速能量约为90至1000KeV之间。25.如申请专利范围第15项之方法,其中该闸氧化层之厚度约为80至200埃之间。26.如申请专利范围第15项之方法,其中该复晶矽层掺杂n导电性离子。27.一种在基材上形成高密度垂直罩幕式唯读记忆胞的制造方法,该制造方法至少包含下列步骤:在该基材上形成一垫氧化层;形成一第一掺杂区域于该基材中,且该第一掺杂区域位于该垫氧化层之下方;形成氧化层于该垫氧化层之上;蚀刻氮化矽层,以及该垫氧化层并在该基材上形成复数个沟渠,亦即该第一掺杂区被切割复数个区域以作为该罩幕式唯读记忆胞之位元线;形成闸氧化层薄膜于各个该沟渠之表面上;形成复晶矽层在该闸氧化层上,该复晶矽层系作为该高密度垂直罩幕式唯读记忆胞之字语线;形成复数个第二掺杂于部份该沟渠之底部之该闸氧化层的底部,系用以定义该高密度垂直罩幕式唯读记忆胞的编码区域。28.如申请专利范围第27项之方法,其中上述之掺杂离子包含p导电性离子。29.如申请专利范围第27项之方法,其中上述之掺杂离子包含n导电性离子。30.如申请专利范围第29项之方法,其中该n导电性离子系选自砷离子与磷离子所组合之群组。31.如申请专利范围第27项之方法,其中该第一掺杂区域之掺杂离子系利用离子布植法植入离子。32.如申请专利范围第31项之方法,其中该第一掺杂区域之该砷离子布植的加速能量约为40至100KeV之间。33.如申请专利范围第31项之方法,其中该第一掺杂区域之该磷离子布植的加速能量约为30至80KeV之间。。34.如申请专利范围第27项之方法,其中该第二掺杂区域之掺杂离子系利用离子布植法植入离子。35.如申请专利范围第34项之方法,其中该第二掺杂区域之该砷离子布植的加速能量约为150至1000KeV之间。36.如申请专利范围第34项之方法,其中该第二掺杂区域之该磷离子布植的加速能量约为90至1000KeV之间。37.如申请专利范围第27项之方法,其中该闸氧化层之厚度约为80至200埃之间。38.如申请专利范围第27项之方法,其中该复晶矽层掺杂n导电性离子。图式简单说明:第一图a至第一图e为习知有关平面式之罩幕式唯读记忆体的制程步骤;第一图a利用离子布植方法植入n型导电杂质至基材上方的部分区域的剖面示意图。第一图b为植入硼离子形成一隔绝区域的剖面示意图。第一图c为依序在基材上覆盖一层氧化层和复晶矽层的剖面示意图。第一图d为利用一遮罩定义程式编码,并植入硼离子形成一定之罩幕式唯读记忆体的剖面示意图。第一图e为一罩幕式唯读记忆体的截面示意图。第二图a至第二图e为本发明之一实施例的罩幕式唯读记忆体的制程步骤;第二图a为本发明之实施例中提供一具有轻微掺杂之半导体基材,且此基材上并覆盖一层氧化层、一氮化层,以及一用以定义沟渠形成位置的光阻之剖面示意图。第二图b为本发明之实施例中利用蚀刻技术形成复数个沟渠的剖面示意图。第二图c为本发明之实施例中在沟渠蚀刻后,于各个沟渠的表面上形成闸氧化层的剖面示意图。第二图d为为本发明之实施例中在介电层之上形成一复晶矽层并利用离子布植法在各个沟渠之间的基材上方之垫氧化层底部植入n导电型之离子以形成一掺杂区的剖面示意图。第二图e为本发明之实施例中利用一罩幕定义程式编码以形成沟渠结构之罩幕式唯读记忆体的剖面示意图。第三图为本发明沟渠构造之罩幕式唯读记忆体的剖面图。第四图a至第四图f为本发明之另一实施例的沟渠构造之罩幕式唯读记忆体的制造步骤;第四图a本发明之另一实施例中在一覆盖一垫氧化层的基材上利用离子布植法对此基材植入n导电型离子的剖面示意图。第四图b本发明之另一实施例中在垫氧化层上形成一层氮化矽层的剖面示意图。第四图c本发明之另一实施例中对基材蚀刻以形成复数个沟渠的剖面示意图。第四图d本发明之另一实施例中在各个沟渠的表面上形成一闸氧化层的剖面示意图。第四图e为本发明之另一实施例中在闸氧化层之形成一复晶矽层的剖面示意图。第四图f为本发明之另一实施例中利用一光阻来定义程式编码以形成沟渠结构之罩幕式唯读记忆体的剖面示意图。