| 主权项 |
1.一种电脑处理器,包括:一设有一第一输入端,一第二输入端,和一输出端之多工器;一排程器耦接至该多工器之第一输入端;一执行单元耦接至该多工器之输出端;及一再播放系统,其输出端系耦接至上述多工器之第二输入端,其输入端系耦接至上述排程器。2.如申请专利范围第1项之处理器,其中之再播放系统能够藉由发送一停止排程器信号至上述排程器以及将上述第一指令送至该多工器的方法将未被正确处理的该第一指令再播放一次。3.如申请专利范围第2项之处理器,其中之排程器于接收该停止器信号后,至少在一个时钟周期内不再发出第二个指令。4.如申请专利范围第3项之处理器,其中该第一指令被发出后替代上述第二指令。5.如申请专利范围第1项之处理器,该再播放系统包括:一耦接至该多工器输出端之第一进级部份;及一耦接至该第一进级部份之检查器,该检查器有一再播放安全输出端以及一耦接至该多工器第二输入端之再播放输出端。6.如申请专利范围第5项之处理器,该再播放系统另亦包括:一第二进级部份耦接至上述再播放输出端和该多工器之第二输入端。7.如申请专利范围第5项之处理器,另亦包括:一耦接至上述再播放安全输出端之收回单元。8.如申请专利范围第5项之处理器,该处理器包括多个暂存器,而该再播放系统则包括一个记分板用以显示该等暂存器之现况。9.如申请专利范围第1项之处理器,其中之执行单元系一记忆体载入单元。10.如申请专利范围第1项之处理器,其中之检查器可从该执行单元处接收一再播放信号。11.如申请专利范围第6项之处理器,其中之执行单元系一记忆体载入单元,且该处理器另亦包括:一记忆体次系统,该记忆体系统包括:一个耦接至该记忆体载入单元之第一层次高速缓冲记忆体;一个耦接至该第一层次记忆体单元之第二层次高速缓冲记忆体;其中该记忆体次系统包括一第一延迟时间,为该第一层次高速缓冲记忆体产生一寻到/未寻到信号,以及一第二延迟时间,由该第二层次高速缓冲记忆体再填补该第一层次高速缓冲记忆体;及其中之再播放系统,可由该检查器于一第三个延迟时间时接收一记忆体载入指令,该第三延迟时间大约等于上述之第一延迟时间。12.如申请专利范围第11项之处理器,其中之再播放系统之功能乃系,当上述记忆体载入指令被再播放时,该执行单元即可于一第四个延迟时间上收到该项再播放之指令,而且,该第四延迟时间大约等于或大于第二延迟时间。13.如申请专利范围第1项之处理器,其中之再播放系统可再播放数个指令,因为该系统有一系列与上述执行单元数目相等之管路级,故可保持该等多个指令原来被排定的次序。14.如申请专利范围第1项之处理器,另包括一第一通道和一第二通道:该第一通道包括上述多工器,上述排程器,上述执行单元,以及上述再播放系统;及该第二通道包括一第二多工器,一第一排程器,一第二执行单元,及一第二再播放系统。15.如申请专利范围第1项之处理器,其中之排程器理论上可排定多个指令的执行顺序。16.如申请专利范围第1项之处理器,其中之第一指令系因外来情况的影响而未被正确执行。17.如申请专利范围第1项之处理器,其中之第一指令系因发生资料源依赖性而未被正确执行。18.一种用以处理电脑指令的方法,包括下列各项步骤:(a)发送一指令,该指令分别被一执行单元及一再播放系统同时接收;(b)判定该指令是否被正确执行;及(c)如果该指令未被正确执行,重覆步骤(a)之操作。19.如申请专利范围第18之方法,其中之步骤(b)包括下列各步骤:(b-1)在该指令被一检查器接收前,先将该指令进级至上述再播放系统中;及(b-2)判定该指令是否在该检查器中已被正确执行。20.如申请专利范围第19项之方法,其中之步骤(c)包括下列各步骤:(c-1)倘该检查器确定该指令已被正确执行,即将该指令输出至一收回单元;及(c-2)倘该检查器确定该指令未被正确执行,即将该指令输出至一多工器并将一停止排程器信号输出至一排程器。21.如申请专利范围第19项之方法,另包括下列各步骤:从该执行器接收其输出的再播放信号;其中之步骤(b-1)中包括一将该指令作进级处理之步骤,俾使该检查器大约在同一时间上分别接收该指令以及一再播放指令。22.如申请专利范围第19项之方法,另亦包括下列各步骤:从设有第一延迟时间之第一层次高速缓冲记忆体中撷取资料,以产生一个代表在该第一层次高速缓冲记忆体中检查结果之寻到或未寻到信号;其中之步骤(b-1)包括一步骤可将该指令进级处理,以使检查器在第三延迟时间上(大约与第一延迟时间相等)收到该指令。23.如申请专利范围第22项之方法,另亦包括下列各步骤:由该第二层次高速缓冲记忆体再填补该第一层次高速缓冲记忆体,该第二层次高速缓冲记忆体设有一第二延迟时间可用以进行填补该第一高速缓冲记忆体之操作;及对该检查器输出之该指令施以进级处理,俾使上述执行单元在一延迟时间上第二次接收该指令,该第四延迟时间大约大于或等于该第二延迟时间。24.一电脑系统,包括:一滙流装置;一个耦接至该滙流装置之记忆体;一个耦接至该滙流装置之处理器,该处理器包括;一个多工器,其上有一第一输入端,一第二输入端,及一输出端;一个耦接至该多工器第一输入端之排程器;一个耦接至该多工器输出端之执行单元,该执行单元可接收来自该多工器之多个指令;及一个再播放系统,其输出端系耦接至该多工器之第二输入端,其输入端系耦至该排程器。25.如申请专利范围第24项之电脑系统,其中之再播放系统可再播放未被正确执行的第一指令,其方法是将一停止排程器信号送至该排程器,并将该第一指令送至上述多工器。26.如申请专利范围第25项之电脑系统,其中之排程器响应于所收到之该停止排程器信号的指示,停止发送第二个指令。27.如申请专利范围第24项之电脑系统,其中之第一指令系被送出后用以替代该第二指令。28.如申请专利范围第24项之电脑系统,该再播放系统包括:一耦接至该多工器输出端之第一进级处理部份;及一耦接至该第一进级处理部份之检查器,该检查器有一再播放安全输出及一再播放输出端耦接至上述多工器之第二输入端。29.如申请专利范围第28项之电脑系统,其中之执行单元为一记忆体载入单元,该处理器另亦包括:一记忆体次系统,该次系统包括:一耦接至该记忆体载入单元之第一层次高速缓冲记忆体;及一耦接至该第一层次高速缓冲记忆体之第二高速缓冲记忆体;其中之记忆体次系统设有一第一延迟时间为该第一层次高速缓冲记忆体产生一寻到/未寻到信号,以及一第二延迟时间用以使该第一层次高速缓冲记忆体之输出信号再填补至该第二层次高速缓冲记忆体内;及其中该再播放系统之功能系使该检查器于一第三延迟时间(大约等于上述第一延迟时间)接收到一记忆体载入指令。30.如申请专利范围第29项之电脑系统,其中之再播放系统之功能可使该执行单元于一第四延迟时间(大约大于或等于第二延迟时间)上接收到被再播放之该记忆体载入指令。图式简单说明:第一图所示系一先前技艺设计之处理器作业管路和其作业时序图解之方块图。说明大多数已知之处理器中因从属指令所导致之延迟原因。第二图所示系一依本发明设计之一具体实例之处理器作业管路和其作业时序图解之方块图。第三图所示系一依本发明设计之一种处理器具体实例方块图。第四图所示系一方块图,说明依本发明设计之具体实例中执行单元之各作业进级,以及一再播放系统的平行作业进级。第五图所示系一依本发明设计之另一具体实例方块图。第六图所示的方块图乃系依本发明一种具体实例所包含之处理器中的一个记忆体载入单元管路与记忆体次系统,以及该再播放系统中之各平行执行级与一ALU单元。 |
