| 主权项 |
1.一种在一资料处理器中增加指令执行平行性之方法,包含下列步骤:将一指令识别码写入一第一资料储存装置;当对应于该指令识别码的一指令完成执行时,即将一个或多个执行状况资料値写入一第二资料储存装置,其中该第二资料储存装置具有一个或多个储存位置;以及利用该指令识别码取得该等一个或多个执行状况资料値。2.如申请专利范围第1项之方法,进一步包含下列步骤:执行该指令,将该资料状况値写入一第三资料储存装置。3.如申请专利范围第1项之方法,进一步包含下列步骤:将该指令识别码写入一第四资料储存装置,该第四资料储存装置具有一个或多个储存位置。4.如申请专利范围第1项之方法,进一步包含下列步骤:在该第四资料储存装置中设定一个或多个有效位元。5.如申请专利范围第1项之方法,进一步包含下列步骤:将该执行状况资料値传送到一指令伫列及一资料多工器。6.如申请专利范围第1项之方法,其中利用该指令识别码取得该等一个或多个执行状况资料値之该步骤又包含下列步骤:将该指令识别码与先前储存在该第四资料储存装置中的复数个指令识别码中之每一指令识别码比较;以及如果发生相符,则利用所得到的一索引値作为该第二资料储存装置之索引。7.如申请专利范围第6项之方法,其中取得一个或多个执行状况资料値之该步骤又包含下列步骤:回应该第一资料储存装置中之至少一个有效位元资料値,自一架构暂存器取得该第一个或多个执行状况资料値。8.如申请专利范围第1项之方法,其中该第一资料储存装置是一整数异常状况暂存器(XER)状态暂存器,该XER状况暂存器具有复数个资料储存栏位。9.如申请专利范围第1项之方法,其中该第二资料储存装置是一XER资料缓冲器。10.如申请专利范围第2项之方法,其中该第三资料储存装置是一完成指令识别码(IID)缓冲器。11.如申请专利范围第3项之方法,其中该第四资料储存装置是一整数异常状况暂存器(XER)。12.如申请专利范围第1项之方法,其中将一IID写入第一资料储存装置之该步骤进一步包含下列步骤:当一指令修改整数异常状况暂存器(XER)资料値时,将一个对应于该指令的IID写入一XER状况暂存器之一第一资料储存栏位;以及在该XER状况暂存器的一第二资料储存栏位中设定一有效资料値,其中写入一个或多个执行资料値之该步骤又包含下列步骤:在该指令完成执行之后,将至少一个XER资料値写入一XER更名缓冲器中之一储存位置;以及将该IID写入一完成IID缓冲器中之一对应储存位置,以及其中取得一个或多个执行状况资料値之该步骤进一步包含下列步骤:当一指令使用该XER中之一个或多个资料値时,自该XER状况暂存器取得一IID;如果该XER状况暂存器中之该有效资料値并未被设定,则自该XER取得该第一个或多个资料値;利用来自该XER状况暂存器之该IID资料及该完成IID缓冲器中之IID资料,而执行一内容可定址之记忆体读取,以便撷取该XER更名缓冲器中之XER资料値;以及如果该完成IID缓冲器中之该IID资料并不对应于该XER状况暂存器IID资料,则利用来自该XER状况暂存器之该IID资料,监视至少一个定点执行引擎之一指令完成滙流排中是否有一个或多个XER资料値。13.一种增加指令执行平行性之资料处理装置,包含:一第一资料储存装置,该第一资料储存装置包含一指令识别码(IID);一第二资料储存装置,该第二资料储存装置包含一组或多组执行状况资料値;以及耦合到该第一及第二资料储存装置之电路,用以利用该IID取得一组执行状况资料値。14.如申请专利范围第13项之装置,其中耦合到该第一及第二资料储存装置之该电路又包含一第三资料储存装置,该第三资料储存装置在一个对应于该IID的指令完成执行之后即接收该IID。15.如申请专利范围第13项之装置,其中该第一资料储存装置进一步包含一个包含至少一个有效位元之部分。16.如申请专利范围第13项之装置,其中耦合到该第一及第二资料储存装置之该电路进一步包含至少一个耦合到该第一资料储存装置之指令伫列,该指令伫列具有一个或多个资料项,每一资料项包含一第一部分,用以容纳指令资料,每一资料项并包含一第二部分,用以容纳一个对应于修改一组执行状况资料値中的一个或多个组成部分的一指令之IID。17.如申请专利范围第13项之装置,其中耦合到该第一及第二资料储存装置之该电路进一步包含一选择电路,用以选择一个对应于修改一组执行状况资料値中的一个或多个组成部分的一指令之IID。18.如申请专利范围第17项之装置,其中该选择一IID之电路是一多工器(MUX)。19.如申请专利范围第13项之装置,其中取得一组执行状况资料値之该电路进一步包含自复数组执行状况资料値中选择一组执行状况资料値之电路。20.如申请专利范围第19项之装置,其中选择一组执行状况资料値之该电路进一步包含:至少一个选择逻辑电路,用以接收复数个IID及一个或多个有效位元,其中该等复数个IID中之一第一IID系来自该第一资料储存装置,且该等复数个IID中之一第二IID系来自一执行装置;以及耦合到该等至少一个选择逻辑电路的一输出及该第二资料储存装置之至少一个多工器,该多工器回应该等至少一个选择逻辑电路之该输出,而接收该等复数组执行状况资料値以供选择。21.如申请专利范围第13项之装置,其中耦合到该第一及第二资料储存装置之该电路包含至少一个执行装置,该等至少一个执行装置具有一个耦合到该第二资料储存装置之输出。22.如申请专利范围第14项之装置,其中取得一组执行状况资料値之该电路进一步包含:耦合到该第二及第三资料储存装置的内容可定址之记忆体逻辑电路、以及一个用来存取因查询该第三资料储存装置的内容而得到的该第二资料储存缓冲器之位址。23.如申请专利范围第13项之装置,其中该第一资料储存装置是一整数异常状况暂存器(EXR)状态暂存器。24.如申请专利范围第13项之装置,其中该第二资料储存装置是一XER资料缓冲器。25.如申请专利范围第14项之装置,其中该第三资料储存装置是一完成IID缓冲器。26.如申请专利范围第13项之装置,其中该等执行状况资料値是XER资料値。27.如申请专利范围第13项之装置,其中该第一资料储存装置进一步包含:一整数异常状况暂存器(XER)状态暂存器,该XER状况暂存器包含至少三个栏位,一第一栏位包含一XER指令识别码(IID),一第二栏位包含一有效资料値,以及一第三栏位包含XER资料,其中该第二资料储存装置又包含一XER更名缓冲器,该XER更名缓冲器包含至少一个储存位置,每一该等储存位置都包含复数个XER资料値,且其中耦合到该第一及第二资料储存装置之该电路又包含:一完成IID缓冲器,该完成IID缓冲器包含至少一个储存位置,该等储存位置包含一个已完成执行的指令之IID,而每一储存位置对应于该XER更名缓冲器之一储存位置;耦合到该XER状况暂存器、该完成IID缓冲器、及该XER更名缓冲器之内容可定址之记忆体(CAM)逻辑电路,该CAM逻辑电路利用该XER状况暂存器中之一XERIID而定址到该XER更名缓冲器;耦合到该XER状况暂存器之一指令伫列,该指令伫列具有一指令资料栏位、一个用来容纳一对应于该XER状况暂存器中的一XER IID的XER IID之XER IID栏位、以及一个容纳XER资料之第三栏位;第一及第二多工器(MUX),该第一多工器自该指令伫列及一指令派发器接收指令资料,且该第二多工器自该指令伫列及该指令派发器接收XER IID资料;耦合到该第一及第二MUX之指令选择逻辑电路,用以控制该等MUX,该指令选择逻辑电路又系耦合到该指令伫列,其中系回应一个空的指令伫列而控制该等MUX;耦合到该第二MUX的一输出之XER选择逻辑电路,用以接收一XER IID値;耦合到该XER选择逻辑电路之一第三MUX,该第三MUX受到该XER选择逻辑电路的控制,且该第三MUX自该XER更名缓冲器及该指令伫列中的该XER资料栏位接收XER资料;至少一个定点执行引擎,用以将完成IID资料输出到该完成IID缓冲器,并将XER资料输出到该XER更名缓冲器以及该第三MUX,而该完成IID系输入到该XER选择逻辑电路;一架构XER,用以自该XER更名缓冲器接收XER资料,该XER将资料输出到该第三MUX;以及一XER资料暂存器,该XER资料暂存器具有一个耦合到该第三MUX之输入、及一个耦合到该等至少一个定点执行引擎的一输入之输出,该XER资料暂存器锁存自该第三MUX接收的XER资料,以供在该定点执行引擎中执行的一指令所使用。28.一种资料处理系统,包含:一输入装置,用以传送复数个指令;一状况逻辑电路,用以回应该等复数个指令中之一个或多个指令,而产生一组或多组执行状况値;耦合到该状况逻辑电路之更名逻辑电路,该更名逻辑电路进一步包含:一第一资料储存装置,用以存放该等一组或多组执行状况値;以及耦合到该输入装置之一异常记录状况暂存器,该状态暂存器包含一个对应于该等复数个指令中的一个指令之指令识别码(IID);以及耦合到该更名逻辑电路之一异常状况暂存器,该异常状况暂存器接收该等一组或多组执行状况値中之一组执行状况値。29.如申请专利范围第28项之资料处理系统,其中该状况逻辑电路包含一执行引擎。30.如申请专利范围第28项之资料处理系统,其中该更名逻辑电路包含一指令伫列,该指令伫列包含一部分的该等指令,该指令伫列系耦合到该状况逻辑电路,并将指令传送到该状况逻辑电路。31.如申请专利范围第28项之资料处理系统,其中该状况逻辑电路进一步包含接收电路,用以接收该等一组或多组执行状况値中之第一组执行状况値,并回应该接收而产生该等一组或多组执行状况値中之第二执行状况値。32.如申请专利范围第28项之资料处理系统,其中该更名逻辑电路进一步包含一第二资料储存装置,该第二装置包含与一个或多个完成的指令相关联之一个或多个IID,每一指令在该第一资料储存装置中产生一对应的执行状况値组。33.如申请专利范围第28项之资料处理系统,其中该更名逻辑电路进一步包含自该第一资料储存装置选择一组执行状况値之电路。34.如申请专利范围第33项之资料处理系统,其中自该第一资料储存装置选择一组执行状况値之该电路包含耦合到该第一及第二资料储存装置的内容可定址之记忆体逻辑电路。35.如申请专利范围第28项之资料处理系统,其中该更名逻辑电路进一步包含自该第一装置中的第一组执行状况値及该状况逻辑电路产生的第二组执行状况値中选择一组执行状况値之电路。36.如申请专利范围第28项之资料处理系统,其中该异常状况暂存器是一架构整数异常状况暂存器(XER)。37.如申请专利范围第28项之资料处理系统,其中该状况逻辑电路进一步包含至少一个定点执行引擎。38.如申请专利范围第28项之资料处理系统,其中该异常记录状况暂存器是一XER状况暂存器,且该第一资料储存装置是一XER更名缓冲器。39.如申请专利范围第28项之资料处理系统,其中用于传送复数个指令之该输入装置是一指令派发器。40.如申请专利范围第39项之资料处理系统,其中该异常记录状况暂存器是一XER状况暂存器,该XER状况暂存器具有:存放一XER IID之一第一栏位、存放一有效资料値之一第二栏位、以及存放XER资料之一第三栏位,其中该第一资料储存装置是一个包含至少一个储存位置之XER更名缓冲器,每一该等储存位置都包含复数个XER资料値,其中该状况逻辑电路又包含至少一个定点执行引擎,其中该异常状况暂存器是一XER,且其中该更名逻辑电路又包含:一完成IID缓冲器,该完成IID缓冲器包含至少一个储存位置,该等储存位置包含一个已完成执行的指令之IID,而每一储存位置对应于该XER更名缓冲器之一储存位置;耦合到该XER状况暂存器、该完成IID缓冲器、及该XER更名缓冲器之内容可定址之记忆体(CAM)逻辑电路,该CAM逻辑电路利用该XER状况暂存器中之一XERIID而定址到该XER更名缓冲器;耦合到该XER状况暂存器之一指令伫列,该指令伫列具有一指令资料栏位、一个用来容纳一对应于该XER状况暂存器中的一XER IID的XER IID之XER IID栏位、以及一个容纳XER资料之第三栏位;第一及第二多工器(MUX),该第一多工器自该指令伫列及一指令派发器接收指令资料,且该第二多工器自该指令伫列及该指令派发器接收XER IID资料;耦合到该第一及第二MUX之指令选择逻辑电路,用以控制该等MUX,该指令选择逻辑电路又系耦合到该指令伫列,其中系回应一个空的指令伫列而控制该等MUX;耦合到该第二MUX的一输出之XER选择逻辑电路,用以接收一XER IID値;耦合到该XER选择逻辑电路之一第三MUX,该第三MUX受到该XER选择逻辑电路的控制,且该第三MUX自该XER更名缓冲器及该指令伫列中的该XER资料栏位接收XER资料;一XER资料暂存器,该XER资料暂存器具有一个耦合到该三MUX之输入、及一个耦合到该等至少一个定点执行引擎的一输入之输出,该XER资料暂存器锁存自该第三MUX接收的XER资料,以供在该定点执行引擎中执行的一指令所使用,其中该定点执行引擎将完成的IID资料输出到该完成IID缓冲器,并将XER资料输出到该XER更名缓冲器及该第三MUX,该完成的IID资料系输入到该XER选择逻辑电路,且其中该XER自该XER更名缓冲器接收XER资料,该XER将资料输出到该第三MUX。图式简单说明:第一图是根据本发明一实施例的一资料处理系统之方块图;第二图是根据本发明一实施例的一中央处理单元之方块图;第三图A及第三图B是根据本发明一实施例而实施的一无序XER更名装置之方块图;第四图是根据本发明一实施例的一XER更新执行方法之流程图;以及第五图A及第五图B是根据本发明一实施例的一无序XER使用方法之流程图。 |
