| 主权项 |
1.一种非挥发性记忆体电路,包括:基底上多个非挥发性记忆体单元之多个记忆体排;相连到多个非挥发性记忆体单元之位址解码电路,其中的位址解码电路可解读位址,并启动多个相连到并挥发性记忆体单元的导电线路;相连到多个非挥发性记忆体单元之感测电路,用以读取来自多个非挥发性记忆体单元之资料,该感测电路具有主部份与从部份,其中从部份相连到主部份,并用来储存由主部份先前感测到之输出的第一资料数値,而该主部份用来感测一第二资料数値;与其中在该非挥发性记忆体电路用以读取在管线程序中,来自多个非挥发性记忆体单元资料。2.如申请专利范围第1项之非挥发性记忆体电路,包括预先充电电路,当感测电路感测到多个位元线段时,该预先充电电路中可预先充电在多个非挥发性记忆体单元的多个未选择位元线段。3.如申请专利范围第1项之非挥发性记忆体电路,其中该多个记忆体单元的特性为随机存取非挥发性记忆体单元。4.如申请专利范围第1项之非挥发性记忆体电路,包括一数位信号处理器(DSP),该处理器相连到非挥发性记忆体电路,而数位信号处理器位于基底上。5.一种非挥发性记忆体电路,包括:基底上多个非挥发性记忆体单元之多个记忆体排;相连到多个非挥发性记忆体单元之位址解码电路,其中的位址解码电路可解读位址,并启动多个相连到并挥发性记忆体单元的导电线路;相连到多个非挥发性记忆体单元之感测电路,用以读取来自多个非挥发性记忆体单元之资料,该感测电路具有第一电流参考源,第二电流参考源与感测部份,此感测部份具第一与第二输入端,在第一个电流参考源相连到感测部份的第二输入端,感测部份的第一输入端接收记忆体排的资料,在第二电流参考源相连到感测部份的第二输入端,感测部份的第一输入端接收来自第二记忆体排之资料;预先充电电路相连到多个非挥发性记忆体单元,当感测电路感测到多个位元线段时该预先充电电路中可预先充电在多个非挥发性记忆体单元的多个未选择位元线段;与其中此非挥发性记忆体电路用以读取管线程序中,来自多个非挥发性记忆体单元资料。6.如申请专利范围第5项之非挥发性记忆体电路,尚包括一CPU核心,其中该CPU核心相连到非挥发性记忆体电路,且该CPU核心位于该基底上。7.一种非挥发性记忆体电路,包括:包括多个浮动闸记忆体单元之记忆体排;相连到多个非挥发性记忆体单元之位址解码电路,其中的位址解码电路可解读位址,并启动多个相连到并挥发性记忆体单元的导电线路;相连到多个非挥发性记忆体单元之感测电路,用以读取来自多个非挥发性记忆体单元之资料,该感测电路具有与从部份,其中从部份相连到主部份,并用来储存由主部分先前感测到之输出的第一资料数値,而该主部分系用来感测一第二资料値;与其中该非挥发性记忆体电路用以读取,来自在管线程序中的多个浮动闸记忆体单元之资料,使用至少四个时间标记的管线标记,其中二个会启动来执行感测电路中的资料感测。8.如申请专利范围第7项之非挥发性记忆体电路,包括预先充电电路,当感测电路感测到多个位元线段时,该预先充电电路中可预先充电在多个非挥发性记忆体单元的多个未选择位元线段。9.一种非挥发性记忆体电路,包括:多个可随机存取的浮动闸记忆体单元之多个记忆体排;相连到多个非挥发性记忆体单元之位址解码电路,其中的位址解码电路可解读位址,并启动多个相连到非挥发性记忆体单元的导电线路;相连到多个非挥发性记忆体单元之感测电路,用以读取来自多个非挥发性记忆体单元之资料,感测电路具主部份与从部份,其中从部份相连到主部份,并用来储存输出端第一资料数値,由主部份先前感测到之输出的,而主部份用来感测第二资料数値;与其中该非挥发性记忆体电路用以读取来自在管线程序中的多个浮动闸记忆体单元之资料,此管线程序使用至少四个时间标记,其中三个可用来执行感测电路中的资料感测,而至少有4个时间标记可用来执行在感测电路之资料感测。10.如申请专利范围第9项之非挥发性记忆体电路,包括预先充电电路,当感测电路感测到多个位元线段时,该预先充电电路中可预先充电在多个非挥发性记忆体单元的多个未选择位元线段。图式简单说明:第一图依本发明说明记忆体架构。第二图依本发明说明第一图式的2X架构指示顺序。第三图依本发明说明第二图的计时概要图。第四图依本发明说明第二图式的2X架构指示顺序。第五图依本发明说明与第四图有关的计时概要图。第六图依本发明说明1X架构指示顺序。第七图依本发明说明与第六图有关的计时概要图。第八图依本发明说明感测电路概要图与电路配置。第九图依本发明说明与第八图有关的详细配置。第十图依本发明说明整合电路。 |
