积体电路晶片、积体电路元件、印刷电路基板、电子机器

摘要

本发明系提供一种回避焊接点瓶颈(pad neck)，可将晶片大小形成因应电路规模最佳大小之积体电路晶片。本发明之解决手段系在基板l具有电路模组6，7，8，与对于电路模组6，7，8输出入讯号所需之输出入端子2，4。在输出入端子2，4为在电路模组6，7，8动作时包括有输出入讯号所需之动作时用输出入端子2，与检查电路模组6，7，8所需之检查用输出入端子4。动作时用输出入端子2，系沿着基板l之缘排列于基板l所配置，检查用输出入端子4及电路模组6，7，9系较动作时用输出入端子2配置于基板上内侧之领域。动作时用输出入端子2虽然由引线(lead)12与接合导线14连接，但是检查用输出入端子4为没有连接于引线12。

主权项

1.一种积体电路晶片,其特征为;具有;基板,与形成于上述基板上之电路模组,与对于上述电路模组输出入讯号所需之输出入端子,上述输出入端子系包括;在上述电路模组动作时输出入讯号所需之动作时用输出入端子,与检查上述电路模组所用之检查用输出入端子,上述动作时用输出入端子,系沿着上述基板之缘在上述基板上排列配置,上述检查用输出入端子及上述电路模组,系较上述动作时用输出入端子配置于更上述基板之内侧领域。2.如申请专利范围第1项之积体电路晶片,其中上述动作时用输出入端子,系毫无间隙地沿着上述基板之缘排列成一列。3.如申请专利范围第1项之积体电路晶片,其中上述动作时用输出入端子,系具有接合用焊接点,上述检查用输出入端子,系具有接触探测头所用之焊接点。4.一种积体电路晶片,其特征为;具有;基板,与形成于上述基板上之电路模组,与对于上述电路模组输出入讯号所需之输出入端子,上述输出入端子,系包括由接合线与外部导电构件连接之接合用输出入端子,与由上述接合线不与外部之导电构件连接之非接合用输出入端子,上述接合用输出入端子,系沿着上述基板之缘在上述基本上排列配置,上述非接合用输出入端子及上述电路模组,系较上述接合用输出入端子配置于更上述基板上之内侧领域。5.一种积体电路元件,其特征为;具有;积体电路晶片,与引入线,与将上述积体电路晶片与上述引线之一部分密封之套装,上述积体电路晶片,系备有;基板,与形成于上述基板上之电路模组,与对于上述电路模组输出入讯号所用之输出入端子,上述输出入端子,系包括在上述电路模组动作时输出入讯号所用之动作时用输出入端子,与检查上述电路模组所需之检查用输出入端子,上述动作时用输出入端子,系沿着上述基板之缘排列配置于上述基板上,上述检查用输出入端子及上述电路模组,系较上述动作时用输出入端子配置于更上述基板上之内侧领域。6.如申请专利范围第5项之积体电路元件,其中上述动作时用输出入端子,系与上述引线连接,上述检查用输出入端子,系没有连接于上述导线。7.如申请专利范围第6项之积体电路元件,其中上述检查用输出入端子,系具有欲与探测头接触之焊接点。8.如申请专利范围第6项之积体电路元件,其中上述动作时用输出入端子,系具有接合焊接点,上述接合焊接点与上述导线为由接合线线所连接。9.如申请专利范围第5项之积体电路元件,其中上述动作时用输出入端子,系毫无间隙地沿着上述基板排成一列。10.一种印刷电路基板,其特征为;具有申请专利范围第5项之积体电路元件,与搭载该积体电路元件之电路基板,上述电路基板,系包括印刷配线,该印刷配线系与上述积体电路元件之上述引线以电气方式连接。11.一种电子机器,其系备有印刷电路基板者,其特征为;上述印刷电路基板,系具有申请专利范围第5项之积体电路元件,与搭载该积体电路元件之电路基板,在上述电路基板系具有印刷配线,该印刷配线系与上述积体电路元件之上述引线以电气方式连接。图式简单说明:第一图系表示本发明第1实施形态之积体电路晶片10构成之上视图。第二图系表示积体电路晶片10之所套装之积体电路元件20构造之剖面图。第三图(a)系第一图之积体电路晶片10之A-A剖面图。第三图(b)系第一图之积体电路元件20之B-B剖面图。第四图系于本发明之第1实施形态,表示使用于积体电路晶片10之制程之探测卡40构成之上视图。第五图系表示搭载本发明之第2实施形态之积体电路元件20之印刷电路基板50构成之上视图。第六图系表示搭载本发明之第2实施形态之印刷电路基板50之电子机器100之前面图,与操作装置200之上视图。第七图系本发明之第2实施形态之电子机器100之斜视图。第八图系本发明之第七图之电子机器100之C-C剖面图。第九图(a)系表示比较例之积体电路晶片90构成之说明图。第九图(b)系表示比较例之积体电路晶片91构成之说明图。第十图(a)系表示比较例之积体电路晶片91之I/O端子2详细配置之说明图。第十图(b)系表示比较例之积体电路晶片92之I/O端子2配置之说明图。