| 主权项 |
1.一种具有静电放电防护能力之电晶体,包含有:一闸结构,设于一基底上之一第一导电型的井区表面;以及一汲极区以及一源极区,设于该井区表面,且个别邻接于该闸结构,汲极区包含有:一第二导电型之第一保护区,设于该井区之表面且邻接于该闸结构;以及一第二导电型之第一高掺杂区,设于该井区之表面;其中,该第一保护区之深度系较该第一高掺杂区之深度深,该第一保护区之浓度系较该第一高掺杂区之浓度淡,该第一保护区之部分系与该第一高掺杂区之部分重叠。2.如申请专利范围第1项之电晶体,其中,该电晶体另包含有一侧壁子,邻接于该闸结构之周围,且该第一高掺杂区系邻接于该侧壁子。3.如申请专利范围第1项之电晶体,其中,该汲极区系耦合至一接合垫,该井区系耦合至一电源埠。4.如申请专利范围第3项之电晶体,其中,该汲极区系透过至少一设于该第一掺杂区上之接触洞耦合至该接合垫,且该接触洞并不与该第一保护区相重叠。5.如申请专利范围第1项之电晶体,其中,该源极区系为一轻掺杂汲极结构(light-doped-drain structure)。6.如申请专利范围第1项之电晶体,其中,该源极区包含有:一第二导电型之第二高掺杂区,设于该井区表面;以及一第二导电型之第二保护区,该第二保护区系与该第二高掺杂区相耦合;其中,该第二保护区之深度系较该第二高掺杂区之深度深,该第二保护区之浓度系较该第二高掺杂区之浓度淡。7.一种产生一具有静电放电防护能力之结构的制作方法,包含有下列步骤:提供一基底,包含有:一第一导电型之井区;以及一闸结构,设于该井区之表面;进行一静电放电保护离子布値制程,于该井区之表面形成一第二导电型之第一保护区,且该第一保护区邻接于该闸结构;以及进行一第一离子布値制程,于该井区之表面形成一第二导电型之第一高掺杂区;其中,该第一保护区之深度系较该第一高掺杂区之深度深,该第一保护区之浓度系较该第一高掺杂区之浓度淡,该第一保护区之部分系与该第一高掺杂区之部分重叠。8.如申请专利范围第7项之制作方法,其中,该制作方法另包含有下列一步骤:形成一内连接线路(inter-connection),以使该井区耦合至一电源埠,以及该第一高掺杂区耦合至一接合垫。9.如申请专利范围第8项之制作方法,其中,该内连接线路包含有至少一接触洞于该第一高掺杂区上,作为该第一高掺杂区之电连接,且该接触洞并不与该第一保护区相重叠。10.如申请专利范围第7项之制作方法,其中,该制作方法另包含有下列一步骤:进行一第二离子布値制程,于该井区之表面形成一第二导电型之第一低掺杂区,且该第一低掺杂区系邻接于该闸结构。其中,该第一低掺杂区之掺杂浓度系较该第一保护区之掺杂浓度淡,且该第二掺杂区之深度系较该第一高掺杂区之深度浅。11.如申请专利范围第7项之制作方法,其中,该制作方法于进行该第一离子布値制程之前,另包含有一步骤以于该闸结构之侧壁形成一侧壁子,且该第一高掺杂区系邻接于该侧壁子。12.如申请专利范围第7项之制作方法,其中,该闸结构包含有一闸极以及一闸氧化层。13.如申请专利范围第7项之制作方法,其中,该闸结构包含有一场氧化层。14.如申请专利范围第7项之制作方法,其中,该第一导电型系为p型,且该第二导电型系为n型。15.如申请专利范围第7项之制作方法,其中,该第一导电型系为n型,且该第二导电型系为p型。16.一种具有静电放电防护能力之装置,适用于一基底,包含有:一第一导电型之井区,耦合至一电源埠;一第二导电型之第一高掺杂区,设于该井区之表面,耦合至一接合垫,包含有一待保护侧边;以及一第二导电型之第一保护区,设于该井区之表面,该第一保护区覆盖住该待保护侧边,且该第一保护区与该第一高掺杂区并不完全重叠;其中,该第一保护区之深度系较该第一高掺杂区之深度深,该第一保护区之浓度系较该第一高掺杂区之浓度淡。17.如申请专利范围第16项之装置,其中,该装置另包含有一第一导电型之井接触区,设于该井区表面,且耦合至该电源埠。18.如申请专利范围第16项之装置,其中,该装置另包含有一第二导电型之第二高掺杂区,设于该井区表面,且耦合至该电源埠。19.如申请专利范围第18项之装置,其中,该装置另包含有一第二导电型之第二保护区,该第二保护区系与该第二高掺杂区相耦合。20.如申请专利范围第16项之装置,其中,该装置另包含有一闸结构,设于该第一高掺杂区与该第二高掺杂区之间,以隔开该第一高掺杂区与该第二高掺杂区。21.如申请专利范围第20项之装置,其中,该闸结构包含有一闸极以及一闸氧化层。22.如申请专利范围第20项之装置,其中,该闸结构包含有一场氧化层。图式简单说明:第一图A为一种传统具有LDD结构之输出埠NMOS的示意图;第一图B为第一图A的光罩布局图;第二图A为另一种习知去除LDD结构之输出埠NMOS的示意图;第二图B为第二图A的光罩布局图;第三图A为一种习知利用低崩溃电压接面作为ESD防护之输出埠NMOS的示意图;第三图B为第三图A的光罩布局图;第四图A至第四图F为本发明之制作方法的流程示意图;第五图A与第五图C分别为本发明所提供之NMOS电晶体与PMOS电晶体之剖面图;第五图B为第五图A与第五图C的光罩布局图;第六图A与第六图C分别为本发明所提供之另一种NMOS电晶体与PMOS电晶体之剖面图;第六图B为第六图A与第六图C的光罩布局图;第七图A与第七图B为运用本发明在N型与P型场氧化层电晶体之示意图;第八图A与第八图B为另外运用本发明在N型与P型场氧化层电晶体之示意图;第九图A为本发明应用在二极体元件之第一实施例;以及第九图B为本发明应用在二极体元件之第二实施例。 |
