具有自我测试用遮罩式ROM晶胞之快闪记忆体装置

摘要

记忆体晶胞块(10)至(17)系分别地装设以遮罩式唯读记忆体(ROM)晶胞列而相互不同值者系分地贮存于遮罩式ROM晶胞列内。一遮罩式ROM晶胞列选择电路5i于一测试模式信号*TM和块选择信号BSi两者系有效时(其中i=l至7)，使相当于一块选择信号BSi之一记忆体晶胞块li中之遮罩式ROM晶胞之转接闸极被接上。一字线路选择信号于测试模式信号*TM系有效时即成为无效。测试地址信号线路之间之短路及其他瑕疵系在此一程序中生效，其中测试模式系经启动，块选择信号系后续地被启动以读取遮罩式ROM晶胞列之内容，且此内容系与期望值作比较。

主权项

1.一种快闪记忆体装置,包含:一记忆体晶胞阵列之有数个记忆体晶胞块者,每一记忆体晶胞块有晶胞呈列和行地配置,各列包括一字线路结合至数个EPROM晶胞,各行包括一位元线路结合至数个EPROM晶胞,该记忆体晶胞块之一系由块选择信号所选择,EPROM晶胞之内容经结合至一选定之字线路者系在各自之位元线路上读取;一遮罩式ROM晶胞阵列有数个遮罩式ROM晶胞列以及数个遮罩式ROM晶胞行,各遮罩式ROM晶胞列配置于每一记忆体晶胞块内,不同之遮罩式ROM晶胞列相互有不同之内容,各遮罩式ROM晶胞行有转接闸联接至一位元线,各遮罩式ROM晶胞列包括一字线路联接至该转接闸;一遮罩式ROM晶胞列选择电路,为每一遮罩式ROM晶胞列所配置,当一测试模式信号系有效时,用以使该转接闸,它系在相当于该块选择信号之启动之一个之该记忆体晶胞块内者,在接上状态;以及一字解码器,为每一记忆体晶胞块配置者,当该测试模式信号系未活动且相当之块选择信号系有效时,为回应于预解码地址之输入信号,用以致动该字线路之一,并用以在测试模式信号系有效时使所有字线路不活动。2.依照申请专利范围第1项之快闪记忆体装置,其中该字解码器系邻近于各自之记忆体晶胞块配置。3.依照申请专利范围第2项之快闪记忆体装置,其中该遮罩式ROM晶胞列选择电路系邻近各自之记忆体晶胞块,并邻近于各自之该字解码器配置。4.依照申请专利范围第3项之快闪记忆体装置,另包含一行转换电路联接于该遮罩式ROM晶胞之转接闸和该位元线之间。5.依照申请专利范围第4项之快闪记忆体装置,另包含一测试模式信号产生电路,当一外部输入接头系在正常使用范围之外之一电位时,用以致动该测试模式信号。6.依照申请专利范围第1项之快闪记忆体装置,其中每一该遮罩式ROM晶胞耽视各遮罩式ROM晶胞之内容而决定有一加强型抑或一空乏型之金氧半电晶体。7.依照申请专利范围第1项之快闪记忆体装置,其中每一该遮罩式ROM晶胞有一连接部分或一拆接部分。8.一种用于一快闪记忆体装置之测试方法,包含之步骤为:准备该快闪记忆体装置,它包含:一记忆体晶胞阵列之有数个记忆体晶胞块者,每一记忆体晶胞块有晶胞呈列和行地配置,各列包括一字线路结合至数个EPROM晶胞,各行包括一位元线路结合至数个EPROM晶胞,该记忆体晶胞块之一系由块选择信号所选择,EPROM晶胞之内容经结合至一选定之字线路者系在各自之位元线路上读取;一遮罩式ROM晶胞阵列有数个遮罩式ROM晶胞列以及数个遮罩式ROM晶胞行,各遮罩式ROM晶胞列配置于每一记忆体晶胞块内,不同之遮罩式ROM晶胞列相互有不同之内容,各遮罩式ROM晶胞行有转接闸联接至一位元线,各遮罩式ROM晶胞列包括一字线路联接至该转接闸;一遮罩式ROM晶胞列选择电路,为每一遮罩式ROM晶胞列所配置,当一测试模式信号系有效时,用以使该转接闸,它系在相当于该块选择信号之启动之一个之该记忆体晶胞块内者,在接上状态;以及一字解码器,为每一记忆体晶胞块配置者,当该测试模式信号系未活动,且相当之块选择信号系有效时,为回应于预解码地址之输入信号,用以致动该字线路之一,并当测试模式信号系有效时用以使所有字线路不活动,致动该测试模式信号;以改变该块选择信号之状态而读取该遮罩式ROM晶胞列之所选择之一个之内容;比较该内容与一相当之期望値;以及判断该快闪记忆体装置系有瑕疵于该内容和期望値并不相互一致时。9.一种快闪记忆体装置,包含:一记忆体晶胞阵列之有数个记忆体晶胞块者,每一记忆体晶胞块有晶胞呈列和行地配置,各列包括一字线路结合至数个EPROM晶胞,各行包括一位元线路结合至数个EPROM晶胞,该记忆体晶胞块之一系由块选择信号所选择,EPROM晶胞之内容经结合至一选定之字线路者系在各自之位元线路上读取;一遮罩式ROM晶胞阵列之有数个遮罩式ROM晶胞列和数个遮罩式ROM晶胞行者,各遮罩式ROM晶胞列配置于每一记忆体晶胞块内,不同之遮罩式ROM晶胞列相互有不同之内容,各遮罩式ROM晶胞行有转接闸联接至一位元线路,各遮罩式ROM晶胞列包括一字线路联接至该转接闸;一遮罩式ROM晶胞列选择电路,为每一遮罩式ROM晶胞列配置者,当一测试模式信号系有效时,用以使该转接闸,它系在相当于该块选择信号之启动之一个之该记忆体晶胞块内者,在接上状态;以及一字解码器,为每一记忆体晶胞块配置者,当该测试模式信号系有效时,用以使所有该字线路不活动。10.依照申请专利范围第9项之快闪记忆体装置,其中该字解码器系邻近于各自之该记忆体晶胞块配置,且其中该遮罩式ROM晶胞列选择电路系邻近于各自之该记忆体晶胞块配置。11.依照申请专利范围第10项之快闪记忆体装置,其中该字解码器于该测试模式信号系有效时即不活动,且其中,当该测试模式信号系不活动且相当之块选择信号系有效时,该字解码器之一即活动。图式简单说明:第一图系一方块图,显示依照本发明之第一具体例之快闪记忆体装置之示意构形;第二图系一详细电路图,显示第一图之部分;第三图系一流程图,显示用于装运前每一快闪记忆体装置之测试程序;第四图系依照本发明,相当于第二图之一第二具体例之电路图;以及第五图系依照本发明之第三具体例之电路图,相当于第一图之部分。