| 主权项 |
1.一种积体电路组装,包括: 一晶片,具有复数种选择性输入功能、复数种选择 性输出功能、复数个一般功能及一功能选择器,并 彼此相互电性连接,该晶片还具有复数个焊垫分别 电性连接该些选择性输入功能、该些选择性输出 功能、该些一般功能及该功能选择器;以及 一承载器,具有复数条线路,该晶片配置于该承载 器上,该些线路选择性连接部分该些焊垫,以选定 所需输入功能及输出功能,并提供讯号传输路径, 且该些线路适于电性连接一外部电路,将一逻辑状 态讯号透过该些焊垫传入该功能选择器,以选定所 需输入功能及输出功能,该些线路分别还包括复数 个接点,用以与该外部电路电性连接。2.如申请专 利范围第1项所述之积体电路组装,其中该晶片为 一已知好的晶片。3.如申请专利范围第1项所述之 积体电路组装,其中该晶片为一动态随机存取记忆 体晶片,且具有复数种输入/输出组态,该些输入/输 出组态之选定系分别藉由传入该功能选择器之该 逻辑状态讯号,及该些线路透过该些焊垫仅电性连 接部分该些选择性输入功能,与部分该些选择性输 出功能而达成。4.如申请专利范围第1项所述之积 体电路组装,其中该晶片包括一运算性处理器。5. 如申请专利范围第4项所述之积体电路组装,其中 该晶片系选自于由微处理器,微控制器,及数位讯 号处理器所组成之族群之一运算性处理器。6.如 申请专利范围第1项所述之积体电路组装,其中该 晶片系以覆晶方式与该承载器连接。7.如申请专 利范围第1项所述之积体电路组装,其中该些焊垫 系以面阵列方式配置,且每一些焊垫上还包括一接 合凸块。8.如申请专利范围第1项所述之积体电路 组装,其中该承载器系选自于由软质聚合物基板、 纤维布铜箔层基板,陶瓷基板、绝缘涂布金属基板 、半导体积体电路晶片及玻璃基板所组成的族群 之一。9.一种DRAM积体电路组装,包括: 至少一DRAM晶片,具有: 复数个位址输入焊垫连接一位址选择电路; 复数个时脉控制输入焊垫连接一时脉控制电路; 一DRAM记忆胞阵列,连接该位址选择电路及该时脉 控制电路,用以储存一数位资料; 复数个输入/输出暂存器,连接该DRAM记忆胞阵列之 输出与输入,用以传输该数位资料; 复数个资料传输焊垫,连接该些输入/输出暂存器; 一选择电路,连接该些输入/输出暂存器,用以选择 特定之该些资料传输焊垫,以传输该数位资料于该 DRAM记忆胞阵列;以及 复数个选择焊垫,连接该选择电路,用以传输一逻 辑状态讯号至该选择电路,以选定该些特定之资料 传输焊垫; 一DRAM模组基板,该DRAM晶片配置其上,该DRAM模组基 板具有复数条线路,用以连接该些位址输入焊垫, 该些时脉控制焊垫,该些特定之资料传输焊垫,及 该些选择焊垫;以及 复数个接点,配置于该DRAM模组基板,适于连接该些 线路至一外部电路。10.如申请专利范围第9项所述 之DRAM积体电路组装,其中该些位址输入焊垫,该些 时脉控制焊垫,该些特定之资料传输焊垫,及该些 选择焊垫系以面阵列方式排列,且仅特定之该些资 料传输焊垫及特定之该些选择焊垫与该DRAM模组基 板连接。11.如申请专利范围第9项所述之DRAM积体 电路组装,其中该DRAM晶片为一已知好的晶片。12. 一种数位处理器模组,包括: 至少一运算性处理器晶片,具有: 一组记忆资料滙流排; 复数个记忆资料传输焊垫,配置于该些记忆资料滙 流排; 一组记忆位址滙流排; 复数个记忆位址传输焊垫,配置于该些记忆位置滙 流排; 复数个输入/输出介面; 复数个输入/输出介面焊垫,配置于该些输入/输出 介面; 复数个时脉控制介面; 复数个时脉控制介面焊垫,配置于该些时脉控制介 面; 一运算性处理器,该些记忆资料滙流排、该些记忆 位址滙流排、该些输入/输出介面及该些时脉控制 介面与该运算性处理器连接,以处理一数位资料; 一滙流排组态器,连接该些记忆资料传输焊垫、该 些记忆位址传输焊垫、该些输入/输出介面焊垫及 该些时脉控制介面焊垫,组态该些记忆资料滙流排 、该些记忆位址滙流排、该些输入/输出介面及该 些时脉控制介面,以转换及处理该数位资料;以及 复数个滙流排组态焊垫,连接该滙流排组态器,并 适于传输一逻辑状态讯号至该滙流排组态器,以决 定滙流排组态; 一数位处理器模组基板,该运算性处理器晶片配置 于其上,该数位处理器模组基板具有复数条线路, 用以连接已组态之该些记忆资料滙流排、该些记 忆位址滙流排、该些输入/输出介面及该些时脉控 制介面与一外部电路;以及 复数个接点配置于该数位处理器模组基板,用以连 接该些线路与该外部电路。13.如申请专利范围第 12项所述之数位处理器模组,其中该运算性处理晶 片为一已知好的晶片。14.如申请专利范围第12项 所述之数位处理器模组,其中该些记忆资料传输焊 垫、该些记忆位址传输焊垫、该些输入/输出介面 焊垫及该些时脉控制介面焊垫采用面阵列配置,且 组态时,仅选定之该些记忆资料传输焊垫、该些记 忆位址传输焊垫、该些输入/输出介面焊垫及该些 时脉控制介面焊垫连接至该数位处理器模组基板 。15.如申请专利范围第12项所述之数位处理器模 组,其中每一该些记忆资料传输焊垫、该些记忆位 址传输焊垫、该些输入/输出介面焊垫及该些时脉 控制介面焊垫还包括一接合凸块配置其上。16.一 种积体电路模组,包括: 复数个晶片,每一该些晶片具有复数种选择性输入 功能、复数种选择性输出功能、复数个一般功能 及一功能选择器,并彼此相互电性连接,该些晶片 分别还具有复数个焊垫分别电性连接对应之该些 选择性输入功能、该些选择性输出功能、该些一 般功能及该功能选择器;以及 一承载器,具有复数条线路,该些晶片配置于该承 载器上,该些线路分别选择性连接每一该些晶片之 部分该些焊垫,以选定对应所需输入功能及输出功 能,并提供讯号传输路径,且该些线路适于电性连 接一外部电路,将一逻辑状态讯号透过该些焊垫传 入每一该些晶片之该功能选择器,以选定对应所需 输入功能及输出功能,该些线路分别还包括复数个 接点,用以与该外部电路电性连接。17.如申请专利 范围第16项之积体电路模组,其中该些晶片为已知 好的晶片。18.如申请专利范围第16项之积体电路 模组,其中该些晶片包括一动态随机存取记忆体晶 片,且具有复数种输入/输出组态,该些输入/输出组 态之选定系分别藉由传入该功能选择器之该逻辑 状态讯号,及该些线路透过该些焊垫仅电性连接部 分该些选择性输入功能,与部分该些选择性输出功 能而达成。19.如申请专利范围第16项所述之积体 电路模组,其中该些晶片包括一运算性处理器。20. 如申请专利范围第19项所述之积体电路模组,其中 该些晶片系分别选自于由微处理器,微控制器,及 数位讯号处理器所组成之族群之一运算性处理器 。21.如申请专利范围第16项所述之积体电路模组, 其中该些晶片系以覆晶方式与该承载器连接。22. 如申请专利范围第16项所述之积体电路模组,其中 该些焊垫系以面阵列方式配置于对应之该些晶片, 且每一些焊垫上还包括一接合凸块。23.如申请专 利范围第16项所述之积体电路模组,其中该承载器 系选自于由软质聚合物基板、纤维布铜箔层基板, 陶瓷基板、绝缘涂布金属基板、半导体积体电路 晶片及玻璃基板所组成的族群之一。24.如申请专 利范围第16项所述之积体电路模组,其中该些晶片 分别配置于该承载器之二面。25.如申请专利范围 第16项所述之积体电路模组,其中该些晶片透过该 承载器之该些线路,彼此相互电性连接。26.如申请 专利范围第22项所述之积体电路模组,其中该些晶 片以部分该些焊垫及其上之该些接合凸块彼此相 互电性连接,且每一该些晶片中连接该功能选择器 之该些焊垫与其他该些晶片对应之该些焊垫彼此 并联。27.如申请专利范围第16项所述之积体电路 模组,其中每一该些接点上分别还配置一焊球。28. 一种积体电路连接结构,应用于一晶片与一承载器 之连接,其中该晶片至少具有复数种选择性输入功 能、复数种选择性输出功能、复数个一般功能、 复数个输入功能选择器及复数个输出功能选择器, 且该承载器表面具有复数个接点,该积体电路连接 结构包括: 复数个焊垫,配置于该晶片表面,连接该些选择性 输入功能、该些选择性输出功能、该些一般功能 、该些输入功能选择器及该些输出功能选择器; 复数个焊球,分别配置于该些焊垫上;以及 一焊罩,形成于该承载器表面,该焊罩具有复数个 开口,使得该些接点透过部分该些焊球及部分该些 焊垫,连接该些一般功能、特定之该些选择性输入 功能、特定之该些选择性输出功能、特定之该些 输入功能选择器及特定之该些输出功能选择器。 29.如申请专利范围第28项所述之积体电路连接结 构,其中该承载器之部分该些接点适于连接一外部 电路。30.如申请专利范围第28项所述之积体电路 连接结构,其中该承载器系选自于由软质聚合物基 板、纤维布铜箔层基板,陶瓷基板、绝缘涂布金属 基板、半导体积体电路晶片及玻璃基板所组成的 族群之一。31.如申请专利范围第28项所述之积体 电路连接结构,其中该晶片包括一动态随机存取记 忆体,而该些选择性输入功能及该些选择性输出功 能系指该动态随机存取记忆体传输资料之位元数 。32.如申请专利范围第28项所述之积体电路连接 结构,其中该晶片包括一运算性处理器。33.如申请 专利范围第32项所述之积体电路连接结构,其中该 晶片系分别选自于由微处理器,微控制器,及数位 讯号处理器所组成之族群之一运算性处理器。图 式简单说明: 第一图绘示DRAM积体电路结构及其I/O选择功能。 第二图绘示形成积体电路模组的制程。 第三图绘示依照本发明一较佳实施例的一种积体 电路模组中,一具有多种选择性功能晶片结构图。 第四图绘示本发明的一较佳实施例应用于一具有 多种输入/输出资料宽度组态的DRAM。 第五图a至第五图e绘示本发明之DRAM模组如第四图 所述方式的施行方法。 第六图绘示本发明的第二实施例。 第七图绘示一种具有多种选择性功能的积体电路 模组的组装及功能选定方法。 第八图绘示多个多种选择性功能积体电路晶片构 装结构。 第九图至第十四图绘示本发明多个选择性功能晶 片的构装结构图。 第十五图绘示对应于第十一图及第十二图之俯视 示意图。 |
