| 主权项 |
1.一种输入接收器,包括: 一第一电晶体,其具有连接至一Vdd电压之一第一端 ,一第二端,以及连接至该第二端之一第三端; 一第二电晶体,其具有连接至该Vdd电压之一第一端 ,连接至该第一电晶体之该第二端与第三端之一第 二端,以及一第三端; 一第三电晶体,其具有连接该第一电晶体之该第二 端与该第三端之一第一端,接收一参考电压信号之 一第二端,以及一第三端; 一第四电晶体,其具有连接该第二电晶体之该第三 端之一第一端,接收一输入信号之一第二端,以及 一第三端;以及 一第五电晶体,其具有连接该第三电晶体之该第三 端与该第四电晶体之该第三端之一第一端,接收接 收器致能信号之一第二端,以及连接至Vss之一第三 端; 其中,该第一,第二,第三,第四以及第五电晶体系导 通状态,并限制流经该输入接收器之电流量,以将 混入于该输入信号之杂讯滤掉,该接收器致能信号 可调整成烧录下之一第一电位以及正常模式下之 一第二电位。2.如申请专利范围第1项之输入接收 器,其中该第一与第二电晶体皆系P通道场效电晶 体(PFET)。3.如申请专利范围第1项之输入接收器,其 中该第三,第四与第五电晶体皆系N通道场效电晶 体(NFET)。4.如申请专利范围第1项之输入接收器,其 更包括一反相器,其具有连接至该第二电晶体之该 第三端以及该第四电晶体之该第一端之一输入端, 以及产生一输出信号之一输出端。5.一种输入接 收器,包括: 一第一电晶体,其具有连接至一Vdd电压之一第一端 ,一第二端,以及连接至该第二端之一第三端; 一第二电晶体,其具有连接至该Vdd电压之一第一端 ,连接至该第一电晶体之该第二端与第三端之一第 二端,以及一第三端; 一第三电晶体,其具有连接该第一电晶体之该第二 端与该第三端之一第一端,接收一参考信号之一第 二端,以及一第三端; 一第四电晶体,其具有连接该第二电晶体之该第三 端之一第一端,接收一输入信号之一第二端,以及 一第三端; 一第五电晶体,其具有连接该第三电晶体之第三端 与该第四电晶体之第三端之一第一端,接收致能信 号之一第二端,以及连接至一Vss之一第三端;以及 一第六电晶体,其具有连接至该第三电晶体之第三 端与该第四电晶体之第三端之一第一端,一第二端 ,以及连接至该Vss之一第三端; 其中,在烧录模式时,该第一,第二,第三,第四以及 第五电晶体系导通状态,该第六电晶体系关闭状态 。6.如申请专利范围第5项之输入接收器,其中该第 一与第二电晶体皆系P通道场效电晶体(PFET)。7.如 申请专利范围第5项之输入接收器,其中该第三,第 四,第五与第六电晶体皆系N通道场效电晶体(NFET) 。8.如申请专利范围第5项之输入接收器,其更包括 一第一反相器,其具有连接至该第二电晶体之该第 三端以及该第四电晶体之该第一端之一输入端,以 及产生一输出信号之一输出端。9.如申请专利范 围第5项之输入接收器,其更包括一第二反相器,其 具有一输入端,以及连接至该第六电晶体之第二端 之一输出端。10.如申请专利范围第5项之输入接收 器,其更包括一NAND闸,其具有一第一输入端,接收一 致能信号之一第二输入端,以及连接至该第二反相 器之该输入端之一输出端。11.如申请专利范围第5 项之输入接收器,其更包括一第三反相器,其具有 接收一烧录信号之一输入端,以及连接至该NAND闸 之一输出端。12.一种输入接收器,具有多重介面, 其包括: 一第一电晶体,其具有连接至一Vdd电压之一第一端 ,一第二端,以及连接至该第二端之一第三端; 一第二电晶体,其具有连接至该Vdd电压之一第一端 ,连接至该第一电晶体之该第二端与第三端之一第 二端,以及一第三端; 一第三电晶体,其具有连接该第一电晶体之该第二 端与该第三端之一第一端,接收一参考电压信号之 一第二端,以及一第三端; 一第四电晶体,其具有连接该第二电晶体之该第三 端之一第一端,接收一输入信号之一第二端,以及 一第三端; 一第五电晶体,其具有一第一端,接收一致能信号 之一第二端,以及连接至一Vss之一第三端; 一第六电晶体,其具有一第一端,一第二端,以及连 接至该Vss之一第三端;以及 一第七电晶体,其具有连接至一共同节点之一第一 端,一第二端,以及连接至该Vss之一第三端,该共同 节点系连接至该第三电晶体之该第三端,该第四电 晶体之该第三端,该第五电晶体之该第一端,以及 该第六电晶体之该第一端。13.如申请专利范围第 12项之输入接收器,其中在烧录模式时,该第一,第 二,第三,第四以及第五电晶体系等通状态,该第六 与第七电晶体系关闭状态。14.如申请专利范围第 12项之输入接收器,其中在SSTL介面之第一正常操作 时,该第五,第六与第七电晶体系导通状态。15.如 申请专利范围第12项之输入接收器,其中在LVTTL介 面之第二正常操作时,该第五与第七电晶体系导通 状态,该第六电晶体系关闭状态。16.如申请专利范 围第12项之输入接收器,其中该第一与第二电晶体 皆系P通道场效电晶体(PFET)。17.如申请专利范围第 12项之输入接收器,其中该第三,第四,第五,第六与 第七电晶体皆系N通道场效电晶体(NFET)。18.如申请 专利范围第12项之输入接收器,其更包括一第一反 相器,其具有连接至该第二电晶体之该第三端以及 该第四电晶体之该第一端之一输入端,以及产生一 轮出信号之一输出端。19.如申请专利范围第12项 之输入接收器,其更包括一第二反相器,其具有一 输入端,以及连接至该第七电晶体之第二端之一输 出端。20.如申请专利范围第12项之输入接收器,其 更包括一第一NAND闸,其具有一第一输入端,接收该 致能信号之一第二输入端,以及连接至该第二反相 器之该输入端之一输出端。21.如申请专利范围第 12项之输入接收器,其更包括一第三反相器,其具有 接收一烧录信号之一输入端,以及连接至该第一 NAND闸之一输出端。22.如申请专利范围第12项之输 入接收器,其更包括一第四反相器,其具有一输入 端,以及连接至该第六电晶体之该第二端之一输出 端。23.如申请专利范围第12项之输入接收器,其更 包括一第二NAND闸,其具有接收该致能信号之一第 一输入端,接收该第三反相器之该输出端之一第二 输入端,以及接收一选择信号之一第三输入端,该 选择信号系选择多重介面之型式。24.如申请专利 范围第23项之输入接收器,其中该多重介面包括TTL 介面,LVTTL介面,以及SSTL介面。图式简单说明: 第一图系显示在转态时,有可能造成输入接收器封 信号处理不当之输入信号之波形; 第二图系本发明之差动放大器架构之输入接收器 之图示; 第三图系本发明之单一介面之改良型差动放大器 架构之输入接收器之图示;以及 第四图系本发明之多重介面之改良型差动放大器 架构之轮入接收器之图示。 |
