| 主权项 |
1.一种控制第一FET之开关用之电路,包含:一第一FET,具有一闸极连结至一输入用以接收一输入信号以及用以响应该输入信号开关;一第二FET,具有一第二闸极及扩散区,第二闸极系连结至接收输入信号的输入,扩散区之一系连结至第一FET本体用以与开关同时响应输入信号而调整第一FET之电压阀値;以及扩散区之另一区系连结至一电压终端,具有一可选择电压准位,用以执行调整第一FET之电压阀値。2.如申请专利范围第1项之电路,其中该第一及第二FET为增进模FETs。3.一种控制FET装置之开关之电路,包含:一第一FET装置,具有一本体以及闸极、连结至本体之源极及汲极电极;至少一本体偏压电压之来源;至少一开关装置,连结于FET装置本体与至少一本体偏压电压来源间,用以选择性连结本体偏压电压至FET装置用以调整FET装置之阀电压位准;以及连结装置,用以连结至少一开关装置至FET装置之闸极电极用以控制本体偏压电压与FET本体间之选择性开关连结。4.如申请专利范围第3项之电路,其中该FET装置为SOI FET装置。5.如申请专利范围第4项之电路,其中该至少一开关装置为一FET开关,具有源极、汲极及闸极电极,其中该连结装置连结FET开关之闸极电极至SOI FET装置之闸极电极用以将FET开关导通及断开。6.如申请专利范围第4项之电路,其中该SOI FET装置为NFET。7.如申请专利范围第4项之电路,其中该SOI FET装置为PFET。8.如申请专利范围第5项之电路,其中该FET开关连结本体偏压电压至SOIFET装置来降低SOI FET装置之阀电压。9.如申请专利范围第4项之电路,其中该FET开关连结本体偏压电压至SOI FET装置来提升SOI FET装置之阀电压。10.一种控制一第一型FET装置之开关用之电路,包含:一第一型FET装置,具有一闸极耦合至一输入用以接收一输入信号;一第二型FET装置,具有一闸极耦合至该输入用以接收该输入信号,以及耦合至第一型FET装置之本体用以响应该输入信号于第一方向调整第一型FET装置之电压阀値;以及一第二个第一型FET装置,具有一闸极耦合至输入用以接收输入信号,以及耦合至第一个第一型FET装置之本体用以响应该输入信号于第二方向调整第一个第一型FET装置之电压阀値。11.一种控制一第一FET装置之开关用之结构,该第一FET装置具有之一第一型搀杂第一源极区,一第一汲极,具有该第一型搀杂,一第一本体区,具有第二型搀杂,第一源极区及第一汲极区毗邻第一本体区但未彼此毗邻,一第一绝缘层设置于第一本体区上,以及一闸极层设置于第一绝缘层上,该结构包含:至少一第二FET装置,包括一具有第二型搀杂之第二源极区;一具有第一型搀杂之第二本体区且其毗邻第一FET装置之第一本体区;以及一第二汲极区,具有第二型搀杂且毗邻第二本体区。12.如申请专利范围第11项之结构,进一步包含一第三FET装置,其包括:具有第一型搀杂之第一及第二扩散区;一第三本体区,具有第二型搀杂,该第一及第二扩散区系毗邻第三本体区但未彼此毗邻;一第二绝缘层,设置于第三本体区上,其中该闸极层也设置于第二绝缘层上;一中间区,具有第二型搀杂毗邻第一本体区以及第三FET装置之扩散区中之单一区;以及其中该中间区及扩散区之单一区系短路在一起。13.如申请专利范围第12项之结构,进一步包括:一输入,用以接收一输入信号;该输入系耦合至闸极,耦合至扩散区之一,以及耦合至第二装置,用以响应该输入信号同时导通FET装置以及导通第一装置或第二装置之一。14.如申请专利范围第12项之结构,其中该第一绝缘层及该闸极层也伸展于第一装置区上方。15.一种互补通闸逻辑电路,包括复数开关本体SOI单位单元,包含:至少4个开关本体SOI单位单元,各自包括至少二FET装置,一FET装置之闸极系连结至第二FET装置之闸极;一第一逻辑信号A输入装置,系连结至开关本体SOI单位单元之第一者;一第二逻辑信号B输入装置,系连结至开关本体SOI单位单元之第一者以及第二者及第三者;一第三逻辑信号NOT A输入信号装置,系连结至第三开关本体SOI单位单元;一第四逻辑信号NOT B输入装置,系连结至开关本体SOI单位单元之第二者及第四者;一第一反相器缓冲电路,系连结至第一及第二开关本体SOI单位单元之输入而提供NOT Q=(NOT A)(NOT B)输出逻辑信号;以及一第二反相器缓冲电路,系连结至第三及第四开关本体SOI单位单元之输出而提供Q=AB输出逻辑信号。16.一种制造SOI FET电晶体单位单元之方法,包含下列步骤:提供一SOI晶圆,其包括一矽层设置于氧化物层上;形成氧化物凹槽隔离区于矽层;罩盖及植入N井搀杂剂至矽层的选定区;罩盖及植入P井搀杂剂至矽层的选定区;形成闸极氧化物于矽层上;沉积及蚀刻多晶矽层;沉积及蚀刻间隔元件;罩盖及植入n+源极-汲极延伸及p+源极-汲极延伸;沉积及蚀刻源极及汲极间隔件;罩盖及植入n+及p+源极及汲极;沉积一层矽化物层。17.一种制造SOI FET电晶体单位单元之方法,包含下列步骤:提供一介电基材以及设置一配置多晶矽层于基材上;形成一第一本体区主一第二本体区于多晶矽层之选定位置;形成至少一第一及第二搀杂源极区及第一及第二搀杂汲极区接近多晶矽层之第一及第二本体区;以及形成一第一闸极区于第一源极及汲极及本体区上来提供一第一FET装置,以及形成一第二闸极区于第二源极及汲极及本体区上来提供一第二FET装置。18.如申请专利范围第17项之方法,其中第一汲极区及第一源极区系植入第一型搀杂,以及第一本体区带有第二型搀杂且系毗邻第一源极及第一汲极区。19.如申请专利范围第17项之方法,进一步包括于形成第一及第二闸极区之前,设置一层绝缘材料层于第一及第二源极、汲极及本体区上。20.如申请专利范围第17项之方法,其中第二汲极区及第二源极区系以第二型搀杂植入,以及第二本体区带有第一型搀杂且系毗邻第一本体区。21.如申请专利范围第17项之方法,进一步包括下列步骤:形成一第三本体区于多晶矽层之选定位置;形成一第三搀杂源极扩散区及一第三搀杂汲极扩散区接近多晶矽层之第三本体区;以及形成一第三闸极区与第三源极及汲极及本体区上而提供一第三FET装置。图式简单说明:第一图及第二图分别为用于开关本体SOI电路之基本NFET及PFET装置之示意说明图,电路带有闸控开关用于连结本体偏压信号至装置。第三图及第四图分别为用于开关本体SOI电路之NMOS及PMOS装置单位单元配置之示意说明图,其中闸极端控制本体偏压信号之开关连结至装置。第五图及第六图分别为用于CMOS开关本体SOI电路之NFET及PFET单位单元配置之示意说明图,其中闸极端控制本体偏压信号之开关连结至装置。第七图为根据本发明之电晶体单位单元之具体实施例之示意说明图,采用一种开关本体SOI NFET电晶体电路具有二开关分别连结至二偏压准位信号。第八图为根据本发明之电晶体单位单元之具体实施例之示意说明图,采用一种开关本体SOI NFET电晶体电路具有二开关分别连结至二偏压准位信号。第九图为采用根据本发明之SOI电晶体电路之电晶体单位单元之具体实施例之示意说明图。第十图为根据本发明原理使用SOI电晶体电路之电晶体单位单元之另一具体实施例之示意说明图。第十一图为根据本发明原理使用SOI电晶体电路之电晶体单位单元之又另一具体实施例之示意说明图。第十二图为根据本发明原理使用SOI电晶体电路之电晶体单位单元之又一具体实施例之示意说明图。第十三图为根据本发明原理采用SOI电晶体单位单元之互补通闸逻辑电路之具体实施例之说明图。第十四图为根据本发明原理采用SOI电晶体单位单元之闩锁电路之具体实施例之说明图。第十五图至第二十五图为顶视及侧视说明图,显示于根据本发明之原理制造SOI电晶体单位单元之方法之各步骤。第二十六图为根据本发明之单位单元之软性错误率比较先前技术之单位单元之软性错误率之说明图。 |
