| 主权项 |
1.一种可重新组态的逻辑装配,可用在电子可重新组态的硬体模仿系统,该系统可以电路设计来组态,以回应电路资讯的输入,该电子可重新组态的逻辑装配包括:一衆多可程式化的逻辑装置,每一可程式化的逻辑装置具内部电路,此内部电路可重新程式化组态以提供选自复合逻辑元件与储存元件群组的功能元件,该可程式化的逻辑装置亦具有可程式化的输入/输出端子,可重新程式化连接至功能性组件组态至该可程式化的逻辑装置,该可程式化的逻辑装置亦具有输入解多工器与输出多工器可在至少一输入/输出端子中实施,该输入解多工器接收定时多路传输信号,并配置该定时多路传输信号至一个或多个内部信号,该输出多工器可结合一个或多个内部信号为第一单一实际互连;一衆多可重新程式化的互连装置,该每一可重新程式化的互连装置具输入/输出端子与内部电路,可重新程式化组态以提供选定的输入/输出端子之间之互连,该衆多可重新程式化的互连装置亦具有输入解多工器与输出多工器可在至少一输入/输出端子中实施,该输入解多工器接收定时多路传输信号,并配置该定时多路传输信号至一个或多个组件信号,该输出多工器可结合一个或多个内部信号为第二单一实际互连;一组的固定电子导体,用以连接该可重新程式化的逻辑装置上之可程式化的输入/输出端子与可重新程式化互连装置之输入/输出端子,如此一来每一可重新程式化互连装置可连接至至少一个但不是全部的可重新程式化的逻辑装置上之可程式化的输入/输出端子。2.如申请专利范围第1项之电子可重新组态的逻辑装配,其中该可重新组态的逻辑装配包括可程式化的及闸阵列。3.如申请专利范围第1项之电子可重新组态的逻辑装配,其中该可重新组态的逻辑装配包括磁场可程式化的及闸阵列。4.如申请专利范围第1项之电子可重新组态的逻辑装配,其中该可重新组态的逻辑装配包括可程式化的及闸阵列。5.如申请专利范围第1项之电子可重新组态的逻辑装配,其中该可重新程式化的互连装配包括磁场可程式化的及闸阵列。6.如申请专利范围第1项之电子可重新组态的逻辑装配,其中该可重新程式化的互连装配包括具交叉点切换器阵列的积体电路。7.一种可重新程式化的逻辑模仿系统,可实施电路设计,该电路设计以时脉路径结构与资料路径结构为特征,包括:一衆多配置在第一电路板上的可重新程式化的逻辑晶片,每一逻辑晶片包括可实施逻辑功能的逻辑区块与可实施输入/输出功能之输入/输出区块,每一逻辑晶片更包括多个输入/输出针脚可程式化连接至该逻辑区块中;一衆多位于衆多可重新程式化的逻辑晶片之输入解多工器,该输入解多工器可与在可重新程式化的逻辑晶片之输入/输出针脚之一沟通;一衆多位于衆多可重新程式化的逻辑晶片之输出多工器,该输出多工器可与在可重新程式化的逻辑晶片之输入/输出针脚之一沟通;一衆多配置在第一电路板上的可重新程式化互连晶片,该等可重新程式化互连晶片之每一个具输入/输出针脚与内部电路,该电路可重新程式化以提供该选定的输入/输出针脚之间的互连;一衆多位于衆多可重新程式化的互连晶片之输出多工器,该输出多工器可与在可重新程式化的互连晶片之输入/输出针脚之一沟通;一衆多位于衆多可重新程式化的互连晶片之输入解多工器,该输入解多工器可与在可重新程式化的互连晶片之输入/输出针脚之一沟通;一配置在第一电路板的衆多导体轨道,该衆多导体轨道可连接可重新程式化的逻辑晶片之输入/输出针脚之一与可重新程式化的互连晶片之输入/输出针脚之一,如此一来,该可重新程式化互连晶片连接至至少一个但不是全部的可重新程式化的逻辑晶片上的可程式化之输入/输出针脚;该衆多输出多工器,在衆多可重新程式化的逻辑晶片上实施,可结合一个或多个内部信号为第一定时多路传输信号;该衆多输入解多工器,在衆多可重新程式化互连晶片上实施,可接收第一定时多路传输信号,并区分该第一定时多路传输信号为一个或多个组件信号;该衆多输出多工器,在衆多可重新程式化的互连晶片上实施,可结合一个或多个组件信号为第二定时多路传输信号;与该衆多输入解多工器,在衆多可重新程式化逻辑晶片上实施,可接收第二定时多路传输信号,并区分该第一定时多路传输信号为一个或多个内部信号。8.如申请专利范围第7项的可重新程式化逻辑模仿系统,其中该衆多可重新程式化逻辑晶片包括磁场可程式化的及闸阵列。9.如申请专利范围第7项的可重新程式化逻辑模仿系统,其中该衆多于衆多可程式化的逻辑晶片上实施的输入解多工器与在衆多可程式化的逻辑晶片上实施的衆多输出多工器系以使用逻辑区块与衆多可重新程式化逻辑晶片的输入/输出方块来实施。10.如申请专利范围第7项的可重新程式化逻辑模仿系统,其中该定时多路传输信号为两个设计信号的结合。11.如申请专利范围第7项的可重新程式化逻辑模仿系统,其中该定时多路传输信号为四个设计信号的结合。12.一种可重新程式化的逻辑模仿系统,可实施积体电路设计,该积体电路设计以时脉路径结构与资料路径结构为特征,包括:一配置在第一电路板上的衆多可重新程式化的逻辑晶片,该第一衆多逻辑晶片包括可实施逻辑功能的逻辑区块,该逻辑功能包括复合性逻辑功能与序列性逻辑功能,第一衆多逻辑晶片更包括多个输入/输出针脚,此等针脚系可程式化以与该逻辑区块相连;一衆多位于衆多可重新程式化的逻辑晶片之输入解多工器,该输入解多工器可与在可重新程式化的逻辑晶片之输入/输出针脚之一沟通;一衆多位于衆多可重新程式化的逻辑晶片之输出解多工器,该输出解多工器可与在可重新程式化的逻辑晶片之输入/输出针脚之一沟通;一衆多配置在第一电路板的可重新程式化互连晶片,每一可重新程式化互连晶片具输入/输出针脚与内部电路,该电路可以重新程式化组态来提供该输入/输出针脚之间的互连;一衆多实施于衆多可重新程式化的互连晶片之输出多工器,该输出多工器可与在可重新程式化的互连晶片之输入/输出针脚之一沟通;一衆多实施于衆多可重新程式化的互连晶片之输入解多工器,该输入解多工器可与在可重新程式化的逻辑晶片之输入/输出针脚之一沟通;一配置在第一电路板的衆多导体轨道,该衆多导体轨道可连接可重新程式化的逻辑晶片之输入/输出针脚之一与可重新程式化的互连晶片之输入/输出针脚之一,如此一来,该可重新程式化互连晶片连接至至少一个但不是全部的可重新程式化的逻辑晶片上的可程式化之输入/输出针脚;该于衆多可重新程式化逻辑晶片上实施的输出多工器,结合积体电路设计的资料路径结构之一个或多个信号成为第一定时多路传输信号;该于可重新程式化互连晶片上实施的衆多输入解多工器,接收第一定时多路传输信号,并区分第一定时多路传输信号为一个或多个组件信号;该于可重新程式化互连晶片上实施的衆多输出多工器,结合一个或多个组件信号为第二定时多路传输信号;以及该于可重新程式化逻辑晶片上实施的衆多输入解多工器,接收第二定时多路传输信号并区分第二定时多路传输信号成为一个或多个内部信号。13.如申请专利范围第12项的可重新程式化的逻辑模仿系统,其中该可重新程式化的逻辑晶片包括磁场可程式化闸阵列。14.如申请专利范围第12项的可重新程式化的逻辑模仿系统,其中于衆多可程式化的逻辑晶片上实施的输入解多工器,与在衆多可程式化的逻辑晶片上实施的衆多输出解多工器,系使用衆多可重新程式化的逻辑晶片之可程式化资源来实施。15.如申请专利范围第12项的可重新程式化的逻辑模仿系统,其中该定时多路传输信号为两个设计信号的结合。16.如申请专利范围第12项的可重新程式化的逻辑模仿系统,其中该定时多路传输信号为四个设计信号的结合。17.一种可重新组态的逻辑装配,可用在电子可重新组态的硬体模仿系统,该系统可以电路设计来组态,以回应电路资讯的输入,该电子可重新组态的逻辑装配包括:一衆多可程式化的逻辑装置,每一可程式化的逻辑装置具内部电路,可重新程式化组态以提供选自复合逻辑元件与储存元件群组的功能元件,该可程式化的逻辑装置亦具有可程式化的输入/输出端子,可重新程式化连接至功能性组件组态至该可程式化的逻辑装置,该可程式化的逻辑装置亦具有输入解多工器与输出多工器可在至少一输入/输出端子中实施,该输入解多工器接收定时多路传输信号,并配置该定时多路传输信号成为一个或多个内部信号,该输出多工器可结合一个或多个内部信号为第一单一实体互连;一衆多可重新程式化的互连装置,该每一可重新程式化的互连装置具输入/输出端子与内部电路,可重新程式化组态以提供选定的输入/输出端子之间之互连,该位于可重新程式化互连装置的输入/输出端,接收定时多路传输输入并在不同的输入/输出端放置该定时多路传输输入;以及一组的固定电子导体,用以连接该可重新程式化的逻辑装置上之可程式化的输入/输出端子与可重新程式化互连装置之输入/输出端子,如此一来每一可重新程式化互连装置可连接至至少一个但不是全部的可重新程式化的逻辑装置上之可程式化的输入/输出端子。18.如申请专利范围第17项的电子重新组态逻辑装配,其中该可重新程式化的逻辑装置包括可程式化闸阵列。19.如申请专利范围第17项的电子重新组态逻辑装配,其中该可重新程式化的逻辑装置包括磁场可程式化闸阵列。20.如申请专利范围第17项的电子重新组态逻辑装配,其中该可重新程式化的互连装置包括可程式化闸阵列。21.如申请专利范围第17项的电子重新组态逻辑装配,其中该可重新程式化的互连装置包括磁场可程式化闸阵列。22.如申请专利范围第17项的电子重新组态逻辑装配,其中该可重新程式化的互连装置包括具交叉点切换器阵列的积体电路。图式简单说明:第一图为概要图,说明与定时多路传输合并运作的部份交叉开关同频电台组。第二图为定时图,说明可二对一定时多路传输的信号关系。第三图为概要图,说明在FPGA中需要用来实施二对一的定时多路传输的电路。第四图概要图说明多路传输晶片上的同等电路。第五图为定时图,说明需要4对1定时多路传输的逻辑关系。第六图为概要图,说明FPGA中需要用来实施4对1定时多路传输的逻辑。第七图为概要图,说明多路传输晶片上对等电路。第八图为定时图,说明脉冲宽度编码设计图的信号关系,适合硬体模仿系统。第九图为定时图,说明相位编码设计图的信号关系,适合硬体模仿系统。第十图为定时图,说明序列资料编码设计图的信号关系,适合硬体模仿系统。第十一图为本发明的较佳具体实施例之逻辑板的概要图。第十二图为本发明的较佳具体实施例之各类电路板的互连概要图。第十三图为本发明的较佳具体实施例之实际建构概要图。第十四图为概要图,说明本发明较佳的具较小的逻辑容量的模仿系统之各类电路板版本之间的互连。第十五图为说明第十四图的模仿系统之实际建构,第十四图具一个逻辑板与一个I/O板。第十六图为I/O板与磁心板之概要图。第十七图为多路传输板之概要图。第十八图为可扩充的多路传输板之概要图。第十九图为概要图,说明使用者时脉如何分布在本发明的较佳硬体模仿系统中。第二十图为概要图,说明本发明的较佳硬体模仿系统的控制结构。第二十图a为概要图,说明本发明的较佳具体实施例之逻辑分析器。第二十图b为概要图,说明本发明的较佳具体实施例之逻辑分析器用的资料路径。第二十图c为概要图,说明逻辑分析器事件如何分布在本发明的较佳具体实施例之逻辑晶片。第二十图d为逻辑图,说明探测信号如何自储存元件与外部输入数値运算。第二十一图为流程图,说明如何程式化本发明的硬体模仿系统的较佳具体实施例。第二十二图为流程图,依本发明的较佳具体实施例,说明由行为测试台编辑器建立的软体-硬体模型的编辑之序列步骤。第二十二图a概要图,说明记忆电路范例,该电路可由本发明的较佳具体实施例之LCM记忆产生器来产生。第二十三图为依本发明的较佳具体实施例之概要图,所建立的净表结构来代表共同模拟逻辑的特殊连线至微处理器事件同步滙流排。第二十四图a为时间-区段-多路传输单元的概要图,该单元可以依本发明的较佳具体实施例中的逻辑晶片的I/O针脚类型来插入。第二十四图b为时间-区段-多路传输单元的概要图,该单元可以依本发明的较佳具体实施例中的逻辑晶片的I/O针脚类型来插入。第二十四图c为时间-区段-多路传输单元的概要图,该单元可以依本发明的较佳具体实施例中的逻辑晶片的I/O针脚类型来插入。第二十四图d为时间-区段-多路传输单元的概要图,该单元可以依本发明的较佳具体实施例中的逻辑晶片的I/O针脚类型来插入。第二十四图e为时间-区段-多路传输单元的概要图,该单元可以依本发明的较佳具体实施例中的逻辑晶片的I/O针脚类型来插入。第二十四图f为时间-区段-多路传输单元的概要图,该单元可以依本发明的较佳具体实施例中的逻辑晶片的I/O针脚类型来插入。第二十四第g为时间-区段-多路传输单元的概要图,该单元可以依本发明的较佳具体实施例中的逻辑晶片的I/O针脚类型来插入。第二十四图h为时间-区段-多路传输单元的概要图,该单元可以依本发明的较佳具体实施例中的逻辑晶片的I/O针脚类型来插入。第二十四图i为时间-区段-多路传输单元的概要图,该单元可以依本发明的较佳具体实施例中的逻辑晶片的I/O针脚类型来插入。第二十四图j为时间-区段-多路传输单元的概要图,该单元可以依本发明的较佳具体实施例中的逻辑晶片的I/O针脚类型来插入。第二十四图k为时间-区段-多路传输单元的概要图,该单元可以依本发明的较佳具体实施例中的逻辑晶片的I/O针脚类型来插入。第二十五图为本发明的较佳具体实施例之事件侦测单位之概要图。第二十六图为概要图,说明AND树状输出端如何使用依本发明的较佳具体实施例之特殊事件多路传输单元来对角线定时多路传输。第二十七图为本发明的具体实施例之事件侦测下载电路之概要图。 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