| 主权项 |
1.一种半导体积体电路装置,其特征是具有:半导体基板;及形成于上述半导体基板上的元件形成层之复数个的电路元件;及形成于上述元件形成层的表面,且连接于预定的上述电路元件之复数个的端子;及连接于预定的上述端子,且延伸于上述元件形成层的上面之导电层;及连接于上述导电层之突起状电极;上述电路元件之至少一个具有:藉由电流路径中形成预定的电位差,而使该电流路径的状态能够不可逆地从高阻抗状态变化至低阻抗状态,或从低阻抗状态变化至高阻抗状态的构造之程式元件;上述端子之至少一个为:供以形成上述电位差的电压之输入端子。2.如申请专利范围第1项之半导体积体电路装置,其中具有:形成于上述导电层上,且至少使上述突起状电极露出之绝缘膜,又,上述导电层为金属配线。3.如申请专利范围第2项之半导体积体电路装置,其中在上述金属配线的下部另形成有绝缘膜,上述绝缘膜与上述另形成的绝缘膜是以不同材料所形成,上述绝缘膜是以比上述另形成的绝缘膜的弹性率还要高的材料所形成。4.如申请专利范围第2项之半导体积体电路装置,其中上述绝缘膜为包含有机物质的膜。5.如申请专利范围第4项之半导体积体电路装置,其中上述包含有机物质的膜为聚醯亚胺膜。6.如申请专利范围第2或3项之半导体积体电路装置,其中更具有连接于上述端子,且由上述绝缘膜露出之复数个的垫片电极所形成。7.如申请专利范围第6项之半导体积体电路装置,其中上述垫片电极的一部份是与上述突起状电极一起共同连接于上述预定的端子,该共同连接的垫片电极为利用于施加用以形成上述电位差的预定电压之电压。8.如申请专利范围第6项之半导体积体电路装置,其中上述垫片电极的一部份是连接于与上述突起状电极具有排他性的预定端子,该排他性连接的垫片电极为利用于施加用以形成上述电位差的预定电压之电极。9.如申请专利范围第7项之半导体积体电路装置,其中利用于施加用以形成上述电位差的预定电压之电极是共同连接于复数个的程式元件。10.如申请专利范围第7项之半导体积体电路装置,其中上述程式元件为利用电气性的绝缘破坏而从高阻抗状态变化成低阻抗状态之电气熔线。11.如申请专利范围第7项之半导体积体电路装置,其中上述电流程径是在上述高阻抗状态下绝缘膜被充填,在上述低阻抗状态下绝缘膜被破坏。12.如申请专利范围第11项之半导体积体电路装置,其中上述绝缘膜的破坏是藉由上述电流路径之一端的正电压施加与另一端的负电压施加来进行。13.如申请专利范围第1项之半导体积体电路装置,其中具有:一正规电路,该正规电路是由上述电路元件所构成;及一救济电路,该救济电路是用以代替不良的上述正规电路,是由上述电路元件所构成;又,上述程式元是用以特定在救济电路应被置换的正规电路之救济资讯的记忆手段。14.如申请专利范围第13项之半导体积体电路装置,其中上述正规电路为记忆格,上述救济电路为冗长记忆格,并且具有:一比较电路,该比较电路是用以比较藉由上述程式元件而被记忆的救济资讯与上述记忆格的存取位址信号,是由上述电路元件所构成;及一选择电路,该选择电路可回应上述比较电路的一致,然后取代上述记忆格的选择,而来选择上述冗长记忆格,及可回应上述比较电路的不一致,而来选择上述记忆格,是由上述电路元件所构成。15.如申请专利范围第1项之半导体积体电路装置,其中上述程式元件为用以决定上述半导体积体电路装置的动作模式指定资讯之记忆手段。16.如申请专利范围第1项之半导体积体电路装置,其中上述程式元件为用以选择由上述电路元件所构成的预定电路的特性的微调资讯之记忆手段。17.如申请专利范围第16项之半导体积体电路装置,其中具有由上述电路元件所构成的阻抗分压电路,且记忆于上述程式元件中的微调资讯是用以选择上述阻抗分压电路所产生的分压电压。18.一种半导体积体电路装置的制造方法,是属于一种具有:在半导体晶圆上的元件形成层中构成所要的电路,并于上述电路中至少包含程式元件,该程式元件的构造是在电流路径中形成预定的电位差,而藉此使该电流路径的状态不可逆地由高阻抗状态变化至低阻抗状态或由低阻抗状态变化至高阻抗状态,且将连接于上述电路的复数个端子形成于上述元件形成层的表面之第1过程;及形成对应于上述复数个端子的一部份之安装连接用的复数个突起状电极之第2过程;及检查上述电路之第3过程;及根据上述第3过程的检查结果来将缺陷部份置换成救济电路之第4过程;及进行入库之第5过程;及切割上述晶圆之第6过程;等之半导体积体电路装置的制造方法;其特征是包含:使上述程式元件的状态不可逆变化,而来选择上述电路的功能之第7过程。19.如申请专利范围第18项之半导体积体电路装置的制造方法,其中上述第7过程包含:在上述复数个端子中连接于上述程式元件的预定端子中施加用以在上述电流路径中形成预定电位差的电压之处理。20.如申请专利范围第19项之半导体积体电路装置的制造方法,其中上述第7过程包含:对设有绝缘膜的上述电流路径进行绝缘破坏,而使由高阻抗状态变化成低阻抗状态之处理。21.如申请专利范围第18项之半导体积体电路装置的制造方法,其中在上述第7过程后进行上述第2过程。22.如申请专利范围第18项之半导体积体电路装置的制造方法,其中在上述第2过程后进行上述第7过程。23.如申请专利范围第18,19,20,21或22项之半导体积体电路装置的制造方法,其中上述第4过程是使上述程式元件的状态不可逆变化,而来进行上述置换。24.如申请专利范围第23项之半导体积体电路装置的制造方法,其中在上述第3过程及第4过程后进行上述第5过程。25.如申请专利范围第23项之半导体积体电路装置的制造方法,其中包含:上述第3过程,上述第4过程,及上述第7过程为连续进行,对上述端子或突起状电极执行之探测处理。26.如申请专利范围第21项之半导体积体电路装置的制造方法,其中上述第4过程是使上述程式元件的状态不可逆变化,而来进行上述置换;包含:上述第3过程,上述第4过程,及上述第7过程为连续进行,对上述述端子或突起状电极执行之探测处理;又,在上述第5过程后进行上述第2过程。27.一种半导体积体电路装置的制造方法,是属于一种具有:在半导体晶圆上的元件形成层中构成所要的电路,并于上述电路中至少包含程式元件,该程式元件的构造是在电流路径中形成预定的电位差,而藉此使该电流路径的状态不可逆地由高阻抗状态变化至抵阻抗状态或由低阻抗状态变化至高阻抗状态,且将连接于上述电路的复数个端子形成于上述元件形成层的表面之第1过程;及形成对应于上述复数个端子的一部份之安装连接用的复数个突起状电极之第2过程;及检查上述电路之第3过程;及根据上述第3过程的检查结果来将缺陷部份置换成救济电路之第4过程;及进行入库之第5过程;及切割上述晶圆之第6过程;等之半导体积体电路装置的制造方法;其特征为:上述第4过程是使上述程式元件的状态不可逆变化,而来进行上述置换。28.如申请专利范围第27项之半导体积体电路装置的制造方法,其中上述第4过程包含:在上述复数个端子中连接于上述程式元件的预定端子中施加用以在上述电流路径中形成预定电位差的电压之处理。29.如申请专利范围第28项之半导体积体电路装置的制造方法,其中上述第4过程包含:以上述电位差来对设有绝缘膜的上述电流路径进行绝缘破坏,而使由高阻抗状态变化成低阻抗状态之处理。30.一种半导体积体电路装置,其特征是具有:半导体基板;及形成于上述半导体基板上之电路元件;及形成于上述半导体基板上,且连接于上述电路元件之垫片部;及配置于上述半导体基板上,且比上述垫片部还要靠上层,而连接于上述垫片部之配线;及连接于上述配线之凸块;及形成于上述半导基板上之熔线元件;又,上述熔线元件具有第1端子及第2端子,在上述第1端子及第2端子中施加预定的电压,藉此使上述第1端子及第2端子间的状态由第1状态变化成与上述第1状态不同的第2状态。31.如申请专利范围第30项之半导体积体电路装置,其中在上述配线下形成有机膜。32.如申请专利范围第30项之半导体积体电路装置,其中上述配线为金属配线。33.如申请专利范围第30项之半导体积体电路装置,其中更包含输入电路,上述输入电路包含上述电路元件。34.如申请专利范围第33项之半导体积体电路装置,其中上述输入电路为位址输入缓冲器。35.如申请专利范围第30项之半导体积体电路装置,其中在上述凸块中被赋予电源电压。36.如申请专利范围第30项之半导体积体电路装置,其中在上述凸块中被赋予接地电压。37.如申请专利范围第30项之半导体积体电路装置,其中上述半导体积体电路装置为半导体记忆体。38.如申请专利范围第37项之半导体积体电路装置,其中在上述熔线元件包含复数条熔线,上述半导体积体电路装置包含复数条的字元线,及复数条的资料线,及冗长资料线,及连接于上述复数条的字元线与上述复数条的资料线之复数个的记忆格,及连接于上述冗长资料线之复数个的冗长记忆格,并且根据上述复数条熔线的资讯来选择上述冗长资料线。39.如申请专利范围第38项之半导体积体电路装置,其中根据上述复数条熔线的资讯来选择藉上述半导体记忆而实现取得的复数个动作模式内的一个动作模式。40.如申请专利范围第37项之半导体积体电路装置,其中上述熔线元件包含复数条的熔线,并且根据上述复数条熔线的资讯来选择藉上述半导体记忆体而实现取得的复数个输出入位元构成内的一个。41.如申请专利范围第30项之半导体积体电路装置,其中上述第1状态之上述第1端子与上述第2端子之间的阻抗値大于上述第2状态之上述第1端子与上述第2端子之间的阻抗値。42.如申请专利范围第41项之半导体积体电路装置,其中上述熔线元件包含形成于上述第1端子与上述第2端子之间的氧化膜,在上述第1状态中,上述第1端子与上述第2端子是经由上述氧化膜而形成非导通状态,在上述第2状态中,上述第1端子与上述第2端子是藉由去除上述氧化膜的至少一部份来形成导通状态。43.如申请专利范围第30项之半导体积体电路装置,其中在上述第1状态中,上述电流路径间被充填非导电物质,在上述第2状态,上述电流路径间非导电物质被去除。44.一种半导体积体电路装置,其特征是具有:半导体基板;及形成于上述半导体基板上之电路元件;及包含形成于上述半导体基板上的有机物质之膜;及配置于上述膜的上层,且连接于上述电路元件之配线;及连接于上述配线之凸块;及形成于上述半导体基板上之熔线元件;又,上述熔线元件是在该电流路径间施加预定的电压,藉此使上述电流路径的状态由第1状态变化成第2状态。45.如申请专利范围第44项之半导体积体电路装置,其中上述包含有机物质的膜为由弹性体材料所构成的膜。46.如申请专利范围第44项之半导体积体电路装置,其中上述包含有机物质的膜为聚醯亚胺膜。47.一种半导体积体电路装置,其特征是具有:半导体基板;及形成于上述半导体基板上之电路元件;及配置于上述电路元件上之膜;及配置于上述膜上,且连接于上述电路元件之配线;及连接于上述配线之凸块;及形成于上述半导体基板上之熔线元件;又,上述熔线元件具有第1端子与第2端子,上述第1端子与第2端子之间的状态可变更。48.一种半导体积体电路装置的制造方法,是属于一种包含:准备半导体晶圆之过程;及在上述半导体晶圆之形成半导体元件之过程;及在上述半导体晶圆上形成配线之过程;及形成连接于上述配线的凸块之过程;及在形成上述凸块的过程之后,为了将上述晶圆分割成复数个晶片,而切断上述晶圆之过程;等之半导体积体电路装置的制造方法其特征为:上述半导体元件具有熔线元件,上述熔线元件具有第1端子与第2端子,上述第1端子与第2端子之间的状态可变更。49.如申请专利范围第48项之半导体积体电路装置的制造方法,其中更包含:在形成凸块的过程之后,切断上述晶圆之前的过程中,在上述晶圆的状态下进行探针检查之过程。50.如申请专利范围第48项之半导体积体电路装置的制造方法,其中更包含:在形成半导体元件的过程之后,形成上述配线的过程之前,在上述半导体晶圆的状态下进行探针检查之过程。51.一种半导体积体电路装置的制造方法,是属于一种依照下列过程的次序来制造半导体积体电路装置的方法:(1)准备半导体晶圆之过程;及(2)在上述半导体晶圆上形成半导体元件之过程;及(3)形成供以进行上述复数个半导体元件间的连接的配线之过程;及(4)在上述半导体晶圆上形成包含有机物质的膜之过程;及(5)在上述半导体晶圆上形成再配置配线之过程;及(6)形成连接于上述再配置配线的凸块之过程;及(7)在形成上述凸块的过程之后,为了将上述晶圆分割成复数个晶片,而切断上述晶圆之过程;其特征为:上述复数个半导体元件中包含熔线元件,上述熔线元件是在该电流路径间施加预定的电压,藉此使上述电流路径的状态由第1状态变化成第2状态。52.如申请专利范围第51项之半导体积体电路装置的制造方法,其中更包含:在形成凸块的过程之后,切断上述晶圆之前的过程中,在上述晶圆的状态下进行探针检查之过程。53.如申请专利范围第51项之半导体积体电路装置的制造方法,其中更包含:在形成配线的过程之后,形成上述有机物质的过程之前,在上述半导体晶圆的状态下进行探针检查之过程。54.一种半导体记忆体,是属于一种具有:半导体基板;及形成于上述半导体基板之电路元件;及形成于上述半导体基板之熔线元件;及形成于上述半导体基板上,且连接于上述电路元件之配线层;及配置于上述配线层上,且连接于上述配线层之凸块;及配置于上述半导体基板与上述配线层之间的有机膜;等之半导体记忆体;其特征为:上述熔线元件具有第1端子及第2端子,在上述第1端子及第2端子之间的状态可由第1状态变化成与上述第1状态不同的第2状态,上述熔线元件是用以选择上述半导体记忆体的动作模式者。55.一种半导体记忆体,是属于一种具有:半导体基板;及形成于上述半导体基板之积体电路元件;及形成于上述半导体基板之复数个熔线元件;及形成于上述半导体基板上,且连接于上述积体电路元件之配线层;及配置于上述配线层上,且连接于上述配线层之凸块;及配置于上述半导体基板与上述配线层之间的有机膜;等之半导体记忆体;其特征为:上述熔线元件分别具有第1端子及第2端子,可藉由在上述第1端子及第2端子中赋予电位差来变更上述第1端子与第2端子之间的阻抗値,上述复数条熔线是用以选择藉上述半导体记忆体而实现取得的复数个动作模式内的一个。56.一种半导体记忆体,是属于一种具有:半导体基板;及形成于上述半导体基板之电路元件;及形成于上述半导体基板之熔线元件;及配置于上述半导体基板之,其连接于上述电路元件之配线层;及连接于上述配线层之凸块;及形成于上述半导体基板与上述配线层之间的有机膜;等之半导体记忆体;其特征为:上述熔线元件具有第1端子及第2端子,可藉由在上述第1端子及第2端子中赋予电位差来不可逆地变更上述第1端子与第2端子之间的阻抗値,上述复数条熔线是用以记忆上述半导体记忆体的缺陷记忆格的位址资讯者。57.一种半导体记忆体,是属于一种具有:半导体基板;及形成于上述半导体基板之积体电路元件;及形成于上述半导体基板之复数条熔线;及形成于上述半导体基板上,且连接于上述积体电路元件之配线层;及连接于上述配线层之凸块;及配置于上述半导体基板与上述配线层之间的有机膜;等之半导体记忆体;其特征为:上述复数条的熔线分别具有第1端子及第2端子,且上述第1端子与第2端子之间的状态可变更,上述复数条熔线是用以记忆指示上述半导体记忆体的缺陷记忆格的位址资讯者。58.一种半导体记忆体,是属于一种具有:半导体基板;及形成于上述半导体基板之电路元件;及形成于上述半导体基板之微调用熔线元件;及配置于上述半导体基板上,且连接于上述电路元件之配线层;及连接于上述配层之凸块;及形成于上述半导体基板与上述配线层之间的有机膜;等之半导体记忆体;其特征为:上述熔线元件具有第1端子及第2端子,在上述第1端子及第2端子之间的阻抗値可变更。59.一种半导体记忆体,是属于一种具有:半导体基板;及形成于上述半导体基板之电路元件;及形成于上述半导体基板之复数条熔线元件;及将输出电压输出之电压产生电路;及形成于上述半导体基板上,且连接于上述电路元件之配线层;及连接于上述配线层之凸块;及形成于上述半导体基板与上述配线层之间的有机膜;等之半导体记忆体;其特征为:上述熔线元件具有第1端子及第2端子,可藉由在上述第1端子及第2端子中赋予电位差来变更上述第1端子与第2端子之间的阻抗値,上述复数条熔线是用以调整上述输出电压的値。60.一种半导体记忆体,是属于一种具有:半导体基板;及形成于上述半导体基板之电路元件;及形成于上述半导体基板之第1熔线元件与第2熔线元件;及形成于上述半导体基板上,且连接于上述电路元件之配线层;及连接于上述配线层之凸块;及形成于上述半导体基板与上述配线层之间的有机膜;等之半导体记忆体;其特征为:上述第1及第2熔线元件分别具有第1端子及第2端子,可藉由在上述第1端子与第2端子中赋予电位差来变更上述第1端子与第2端子之间的阻抗値,上述第1熔线是用以选择藉上述半导体记忆体而实现取得的复数个动作模式内的一个,上述第2熔线是用以记忆上述半导体记忆体的缺陷记忆格的位址资讯者。61.一种半导体积体电路装置,其特征是具有:半导体基板;及形成于上述半导体基板上的元件形成层之复数个电路元件;及形成于上述元件形成层的表面,且连接于预定的上述电路元件之复数个端子;及分别连接于上述复数个端子中的一部份的端子之第1端子,且延伸于上述元件形成层上之复数个导电层;及分别连接于上述导电层之突起状电极;及分别连接于上述复数个端子中的剩余部份端子之第2端子的全部或一部份之检查垫片;及使上述突起状电极及检查垫片露出而覆盖表面之绝缘膜。62.一种半导体积体电路装置,其特征是具有:半导体基板;及形成于上述半导体基板上的元件形成层之复数个电路元件;及形成于上述元件形成层的表面,且连接于预定的上述电路元件之复数个端子;及分别连接于上述复数个端子中的一部份端子之第1端子,且延伸于上述元件形成层上之复数个导电层;及分别连接于上述导电层之突起状电极;及分别连接于上述复数个端子中的剩余部份端子之第2端子的全部或一部份与上述第1端子的全部或一部份之检查垫片;及使上述突起状电极及检查垫片露出而覆盖表面之绝缘膜。63.如申请专利范围第61或62项之半导体积体电路装置,其中上述导电层为金属配线,上述绝缘膜是形成于上述金属配线上,上述金属配线的下部另形成有绝缘膜。64.如申请专利范围第63项之半导体积体电路装置,其中上述绝缘膜与上述另形成的绝缘膜是以不同材料所形成,上述绝缘膜是以比上述另形成的绝缘膜的弹性率还要高的材料所形成。65.如申请专利范围第63项之半导体积体电路装置,其中上述绝缘膜为包含有机物质的膜。66.如申请专利范围第65项之半导体积体电路装置,其中上述包含有机物质的膜为聚醯亚胺膜,氟树脂膜,或包含矽或丙烯系橡胶材料的弹性体膜。67.如申请专利范围第61或62项之半导体积体电路装置,其中上述检查垫片是配置于所对应之上述端子的正上方。68.如申请专利范围第67项之半导体积体电路,其中上述检查垫片是规则性地置于半导体基板的中央部,上述突起部是规则性地配置于上述检查垫片的外侧。69.如申请专利范围第61或62项之半导体积体电路装置,其中上述检查垫片是延伸于上述绝缘膜上。70.一种半导体积体电路装置的制造方法,其特征是包含:在半导体晶圆上的元件形成层中构成所要的电路,并且在上述元件形成层的表面上形成连接于上述所要的电路元件之复数个端子,而且分别连接于上述复数个端子中的一部份端子之第1端子,而使复数个导电层延伸于上述元件形成层上之第1过程;及形成连接于上述被延伸的导电层的突起状电极之第2过程;及分别使连接于上述复数个端子中的剩余部份端子之第2端子的全部或一部份,而形成检查垫片之第3过程;及检查形成于上述元件形成层的所要电路之第4过程;及进行入库之第5过程;及切割上述晶圆之第6过程。71.一种半导体积体电路装置的制造方法,其特征是包含:在半导体晶圆上的元件形成层中构成所要的电路,并且在上述元件形成层的表面上形成连接于上述所要的电路元件之复数个端子,而且分别连接于上述复数个端子中的一部份端子之第1端子,而使复数个导电层延伸于上述元件形成层上之第1过程;及形成连接于上述被延伸的导电层的突起状电极之第2过程;及分别使连接于上述复数个端子中的剩余部份端子之第2端子的全部或一部份与上述第1端子的全部或一部份,而形成检查垫片之第3过程;及检查形成于上述元件形成层的所要电路之第4过程;及进行入库之第5过程;及切割上述晶圆之第6过程。72.如申请专利范围第70或71项之半导体积体电路装置的制造方法,其中更包含:根据上述第4过程的检查结果来将缺陷部份置换成救济电路之第7过程。73.如申请专利范围第70或71项之半导体积体电路装置的制造方法,其中在上述第2过程形成突起状电极,且于上述第3过程形成检查垫片之后,对第6过程所被切割的单片晶圆进行上述第5过程的入库。74.如申请专利范围第70或71项之半导体积体电路的制造方法,其中在上述第3过程形成检查垫片之后,在上述第5过程进行入库,在上述第2过程形成突起状电极之后,在上述第6过程进行切割。75.一种半导体积体电路装置,其特征是具有:在其主面形成有积体电路与复数个第1电极之半导体晶片,亦即上述复数个第1电极是以第1间隔而配列之半导体晶片;及覆盖上述半导体晶片的主面之第1绝缘膜;及形成于上述第1绝缘膜上之复数个第1配线层,亦即各一端部是连接于上述复数个第1电极,各他端部是以大于上述第1间隔的第2间隔而配列之复数个第1配线层;及电气性连接于上述复数个第1配线层,且形成于上述复数个第1配线层的他端部上之复数个第1导体层;及电气性连接于上述复数个第1配线层,且形成于上述复数个第1配线层上之第2导体层,亦即配置于与上述他端部不同位置之复数个第2导体层;及形成于上述复数个第1导体层上之复数个突起状电极;又,上述复数个第1导体层与上述复数个第2导体层是由同一过程形成的导体膜所构成。76.如申请专利范围第75项之半导体积体电路装置,其中上述复数个第1导体层为上述复数个突起状电极的下层导体层,上述复数个第2导体层为用以进行电气性试验之检查用导体层。77.如申请专利范围第75项之半导体积体电路装置,其中上述复数个第1配线层的一端是经由形成于上述第1绝缘膜中的复数个开口来连接于上述第1电极。78.如申请专利范围第77项之半导体积体电路装置,其中更具有形成于上述第1绝缘膜的下部,且覆盖上述半导体晶片的主面之第2绝缘膜,上述第2绝缘膜具有露出上述复数个第1电极之复数个开口。79.如申请专利范围第78项之半导体积体电路装置,其中上述第1绝缘膜为有机绝缘膜,上述第2绝缘膜为无机绝缘膜。80.如申请专利范围第79项之半导体积体电路装置,其中上述第1绝缘膜是包含聚醯亚胺膜,上述第2绝缘膜是包含氮化矽膜。81.一种半导体积体电路装置,其特征是具有:半导体基板;及形成于上述半导体基板上之电路元件;及形成于上述半导体基板上,且连接于上述电路元件之第1导电层;及形成于上述半导体基板上,构成试验垫片之第2导电层;及形成于第1导电层上,且连接于上述第1导电层之凸块;及形成于上述半导体基板与上述第1导电层之间,及上述半导体基板与上述第2导电层之间的有机膜;又,上述第1导电层与第2导电层是连接而成。82.一种半导体积体电路装置,其特征是具有:半导体基板;及形成于上述半导体基板上之电路元件;及形成于上述半导体基板的上层,具有配线部与检查垫片部,且连接于上述电路元件之导电层;及形成于上述配线部的上层,且连接于上述配线部之凸块;及形成于上述半导体基板与上述检查垫片部之间的有机膜。83.一种半导体积体电路装置,其特征是包含:半导体基板;及形成于上述半导体基板之第1电路元件与第2电路元件;及形成于上述半导体基板的上层,且连接于上述第1电路元件之配线;及形成于上述配线的上层,且连接于上述配线之凸块;及形成于上述半导体基板的上层,且连接于上述第2电路元件,而构成检查垫片之导电层;又,上述导电层是与凸块电气性离间。84.一种半导体积体电路装置,其属于一种包含:半导体基板;及形成于上述半导体基板之半导体积体电路元件;及形成于上述半导体基板上,且连接于上述半导体积体电路元件之配线;及形成于上述配线上,且连接于上述配线之凸块;及形成于上述半导体基板上,且连接于上述半导体积体电路元件,而构成试验垫片之导电层;等之半导体积体电路装置;其特征为:当上述半导体积体电路元件的试验被执行时,上述试验垫片是与上述半导体积体电路装置的外部电气性连接,当上述半导体积体电路元件为通常动作时,上述试验垫片不与上述半导体积体电路装置的外部电气性连接。85.一种半导体积体电路装置,是属于一种包含:半导体基板;及形成于上述半导体基板之积体电路元件;及形成于上述半导体基板上,且连接于上述积体电路元件之复数条配线;及形成于上述复数条与线上,且对应于上述复数条配线而设置之复数个凸块;及形成于上述半导体基板上,且连接于上述积体电路元件,而作为检查垫片之导电层;及形成于上述半导体基板上且上述复数条配线下之有机膜;等之半导体积体电路装置;其特征为:当上述积体电路元件的检查被执行时,上述检查垫片是与上述半导体积体电路装置的外部电气性连接,当上述半导体积体电路元件为通常动作时,上述检查垫片是与上述半导体积体电路装置的外部电气性分离。86.一种半导体积体电路装置,是属于一种包含:半导体基板;及形成于上述半导体基板之第1电路元件与第2电路元件;及形成于上述半导体基板上,且连接于上述第1电路元件之配线;及形成于上述配线上,且连接于上述配线之凸块;及形成于上述半导体基板上,且连接于上述第1电路元件,而构成第1试验垫片之第1导电物质;及形成于上述半导体基板上,且连接于上述第2电路元件,而构成第2试验垫片之第2导电物质;等之半导体积体电路装置;其特征为:当上述第1电路元件及第2电路元件的试验被执行时,上述第1试验垫片及第2试验垫片是与上述半导体积体电路装置的外部电气性连接,当上述第1电路元件及第2电路元件为通常动作时,上述第1试验执片是经由上述凸块来与上述半导体积体电路装置的外部电气性连接,第2试验垫片不与上述半导体积体电路装置的外部电气性连接。87.一种半导体积体电路装置,是属于一种包含:半导体基板;及形成于上述半导体基板之积体电路;及形成于上述半导体基板上,且连接于上述积体电路之配线;及形成于上述配线上,且连接于上述配线之凸块;及形成于上述半导体基板上,且连接于上述积体电路,而构成第1试验垫片之第1导电层;及形成于上述半导体基板上,且连接于积体电路,而构成第2试验垫片之第2导电层;等之半导体积体电路装置;其特征为:上述第1导电层与上述配线连接,当上述积体电路的试验被执行时,上述第1试验垫片及第2试验垫片是与上述半导体积体电路装置的外部电气性连接,当上述积体电路为通常动作时,上述第1试验垫片是经由上述凸块来与上述半导体积体电路装置的外部电气性连接,第2试验垫片是与上述半导体积体电路装置的外部电气性分离。88.一种半导体积体电路装置,是属于一种包含:半导体基板;及形成于上述半导体基板之积体电路元件;及形成于上述半导体基板上,且连接于上述积体电路元件之复数条配线;及形成于上述复数条配线的上层,且对应于上述复数条配线而分别设置之复数个凸块;及形成于上述半导体基板的上层,且连接于上述积体电路元件,而构成试验垫片之导电层;及包含形成于上述半导体基板与上述复数条配线之间及上述半导体基板与上述导电层之间的有机物质之膜;等之半导体积体电路装置;其特征为:当上述积体电路元件的试验被执行时,上述试验垫片是与上述半导体积体电路装置的外部电气性连接,当上述积体电路元件为通常动作时,上述试验垫片不与上述半导体积体电路装置的外部电气性连接。图式简单说明:第一图是表示本发明之半导体积体电路中所使用的抗熔线电路之一例的电路图。第二图是表示构成第一图之抗熔线电路的电路元件的装置构造之一例的纵剖面图。第三图是表示使用基板闸极电容之抗熔线的布局之一例的平面图。第四图是表示用以构成第二图之选择电晶体及抗熔线的最初制造过程之状态的纵剖面图。第五图是表示接续第四图之制造过程的纵剖面图。第六图是表示接续第五图之制造过程的纵剖面图。第七图是表示接续第六图之制造过程的纵剖面图。第八图是表示抗熔线在绝缘破坏动作时的电压施加条件之一例的说明图。第九图是表示抗熔线在绝缘破坏动作时的电压电流特性之一例的特性图。第十图是表示针对第一图的构成追加选择电晶体的保护阻抗及闭锁超载防止阻抗之抗熔线电路的电路图。第十一图是表示在第十图的电路中对抗熔线进行绝缘破坏时的电压施加条件与抗熔线周围的装置剖面构造之一例的纵剖面图。第十二图是表示本发明之半导体积体电路的其他例之覆晶接合型DRAM的DRAM晶片的平面图。第十三图是表示使用第十二图之DRAM晶片来取得覆晶接合型DRAM时之最初制造过程的晶片平面图。第十四图是表示接续第十三图之制造过程的晶片平面图。第十五图是表示接续第十四图之制造过程的晶片平面图。第十六图是表示接续第十五图之制造过程的晶片平面图。第十七图是表示第十二图之覆晶接合型DRAM的抗熔线电路之主要部份的纵剖面图。第十八图是表示本发明之半导体积体电路的第3例之覆晶接合型系统LSI的机能方块图。第十九图是表示第十八图之抗熔线电路与逻辑电路及外部输出入电路之装置构造的纵剖面图。第二十图是表示内藏于第十八图之覆晶接合型系统LSI中的DRAM106之一例的方块图。第二十一图是表示使用于救济位址记忆电路中之1位元分的抗熔线电路之一例的电路图。第二十二图是表示使用第二十二图之抗熔线电路的救济位址记忆电路之一例的电路图。第二十三图是表示对抗熔线进行绝缘破坏时的动作之一例的时间图。第二十四图是表示读出检测信号的动作之一例的时间图。第二十五图是表示第二十二图之电晶体,抗熔线的装置剖面之一例的纵剖面图。第二十六图是表示位址比较电路之一例的逻辑电路图。第二十七图是表示接合选择之一例的说明图。第二十八图是表示输入保护电路及初段输入电路之一例的电路图。第二十九图是表示接合选择判定电路之一例的逻辑电路图。第三十图是表示针对接合选择时可设定的动作模式加以整理后之说明图。第三十一图是表示利用抗熔线电路来使能够形成与接合选择同等机能选择的构成方块图。第三十二图是表示针对藉由第三十一图而可设定的动作模式加以整理后之说明图。第三十三图是表示采用抗熔线的微调设定电路之一例的电路图。第三十四图是表示微调解码器的逻辑构成之一例的逻辑电路图。第三十五图是表示覆晶接合型DRAM之一例的平面图。第三十六图是表示扩大第三十五图的一部份,且除去表面的绝缘层,而使能够看见再配置配线的走向之平面图。第三十七图是表示第三十五图之覆晶接合型DRAM的制造过程之最初状态的纵剖面图。第三十八图是表示接续第三十七图之制造过程的纵剖面图。第三十九图是表示接续第三十八图之制造过程的纵剖面图。第四十图是表示接续第三十九图之制造过程的纵剖面图。第四十一图是表示接续第四十图之制造过程的纵剖面图。第四十二图是表示接续第四十一图之制造过程的纵剖面图。第四十三图是表示接续第四十二图之制造过程的纵剖面图。第四十四图是表示64M位元同步DRAM晶片之接合垫片数与封装体之外剖端子数的比较说明图。第四十五图是表示覆晶接合型DRAM的再配置配线部份之其他构造的剖面图。第四十六图是表示检查垫片的布局构成之其他例的平面图。第四十七图是表示第四十六图之布局构成的剖面构造之例的纵剖面图。第四十八图是表示检查垫片的剖面构造之其他例的纵剖面图。第四十九图是表示检查垫片的布局构成之另外其他例的平面图。第五十图是表示第四十九图之布局构成的剖面构造之例的纵剖面图。第五十一图是表示仅于探针检查专用接合垫片设置检查垫片之布局构成的平面图。第五十二图是表示检查垫片之另外其他构造的纵剖面图。第五十三图是表示习知打线接合连接用晶圆之完成阶段之立体图。第五十四图是表示接续第五十三图之凸块电极下层金属形成形态的立体图。第五十五图是表示接续第五十四图之探针检查过程的立体图。第五十六图是表示接续第五十五图之焊锡凸块电极形成过程的立体图。第五十七图是表示接续第五十六图之单片切断过程的立体图。第五十八图是表示以(A),(B),(C),(D)等4种类来表示本发明之覆晶接合型半导体积体电路的再配置配线形成过程以后的制程之流程图。第五十九图是表示第五十八图是各制程的探针检查,入库,最终检查之各检查过程的探针,插座等之晶片接触处的说明图。 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