| 主权项 |
1.一种调整基板偏压以防止在烧入期间击穿并减少测试时间之方法,包括下列步骤:a)测试半导体记忆体于烧入中,b)设定外部施加电压于正常操作位准,c)设定基板逆偏压于正常操作位准,d)升高该外部施加电压量至烧入操作位准,e)调整该基板逆偏压至外部施加电压之第一电压位准较小値,f)于烧入测试结束时,调整该基板逆偏压至外部电压之第二电压位准之该标称操作位准。2.如申请专利范围第1项之方法,其中该外部施加电压之第一电压位准之値要大于该外部施加电压之第二电压位准之値,以测试缓冲带电压位准并减少烧入次数。3.如申请专利范围第1项之方法,其中P-基板和N-基板装置能使用适当的电压极性作烧入测试,包括:a)使用负基板逆偏压和正外部偏压烧入测试P-基板记忆体装置,b)使用正基板逆偏压和负外部偏压烧入测试N-基板记忆体装置。4.如申请专利范围第1项之方法,其中烧入测试能再循环于不同的外部电压缓冲带位准,以测试半导体装置之额外的应力位准。5.如申请专利范围第1项之方法,其中于半导体记忆体装置中于烧入测试期间以增加外部施加电压来减少基板逆偏压,允许最大应力电压、减少烧入时间并防止接合击穿。6.如申请专利范围第1项之方法,其中于烧入期间调整基板逆偏压至较低値,允许从该外部电压获得较高应力位准,以缩短烧入时间。7.一种于缓冲带位准烧入测试以减少测试次数之方法,包括下列步骤:a)测试半导体记忆体装置于烧入,b)设定外部电压于正常操作位准,c)设定基板逆偏压于正常操作位准,d)上升外部电压至等于标称烧入电压値加上缓冲带电压値,e)调整该基板逆偏压至较小値,f)继续上升用于烧入测试之外部电压的大小,g)于结束烧入测试减少该外部电压之大小至等于该标称烧入电压値减掉缓冲带电压値,h)设定该基板逆偏压于正常操作位准,i)设定外部电压于正常操作位准。8.如申请专利范围第7项之方法,其中P-基板和N-基板装置能使用适当的电压极性作烧入测试,包括:a)使用负基板逆偏压和正外部偏压烧入测试P-基板记忆体装置,b)使用正基板逆偏压和负外部偏压烧入测试N-基板记忆体装置。9.如申请专利范围第7项之方法,其中于烧入处理期间用有限状态机控制外部电压和基板逆偏压。10.如申请专利范围第7项之方法,其中于烧入期间调整基板逆偏压至较低値,允许从该外部电压获得较高应力位准,以缩短烧入测试时间。11.一种用于半导体记忆体装置烧入测试电压状况以减少测试时间之方法,包括下列步骤:a)增加外部电压之大小,b)减少基板逆偏压之値于该外部电压之第一预定位准,c)测试该半导体记忆体装置于烧入状态,d)减少外部电压的大小,e)增加基板逆偏压之値于该外部电压之第二预定位准。12.如申请专利范围第11项之方法,其中该外部电压之第一预定位准要高于该外部电压之第二预定位准値,以减少烧入测试之次数。13.如申请专利范围第11项之方法,其中P-基板和N-基板装置能使用适当的电压极性作烧入测试,包括:a)使用负基板逆偏压和正外部偏压烧入测试P-基板记忆体装置,b)使用正基板逆偏压和负外部偏压烧入测试N-基板记忆体装置。14.如申请专利范围第11项之方法,其中于烧入期间减少基板逆偏压値至较低値,允许从该外部电压获得较高应力位准,以缩短烧入测试时间。15.一种用于半导体晶片控制基板逆偏压之方法,包括下列步骤:a)烧入检测电路,当连接到半导体晶片之外部电压上升到烧入电压位准时进行检测,b)第一逆偏压检测电路,于该半导体晶片之正常操作期间检测基板逆偏压,c)于正常操作期间,经由用于该半导体晶片之致能电路,该第一逆偏压检测电路控制逆偏压产生器,d)第二逆偏压检测电路,于烧入测试期间检测基板逆偏压,e)于烧入操作期间,经由用于该半导体晶片之致能电路,该第二逆偏压检测电路控制该逆偏压产生器,f)该烧入检测电路控制该致能电路以从该第二逆偏压检测电路选择输出,g)于烧入测试期间,该致能电路控制该基板逆偏压产生器以产生较正常操作期间有较低位之基板逆偏压,h)该基板逆偏压回授至第二逆偏压检测电路以控制基板逆偏压之大小。16.如申请专利范围第15项之方法,其中该逆偏压产生器产生用于正常半导体晶片操作之基板逆偏压,此用于正常半导体晶片操作之基板逆偏压要大于烧入测试期间之基板逆偏压。17.如申请专利范围第15项之方法,其中该半导体基板能够是P-型或N-型,具有适当的改变电压极性。图式简单说明:第一图为烧入偏压电路之方块图;第二图为用于P-型半导体基板包含于烧入测试之标称电压图;第三图为半导体记忆体进入及离开烧入测试于标称电压,调整基板偏压方法之处理流程图;第四图为显示对于P-型半导体基板进入及离开烧入于缓冲带电压,基板逆偏压之调整图示;第五图为半导体记忆体进入及离开烧入测试于缓冲带电压,调整基板偏压方法之处理流程图;以及第六图为显示使用有限状态机来控制烧入制程及基板逆偏压之图示。 |
