| 主权项 |
1.一种多线栅阵列封装体,其包含:包含一表面之半完成封装体,其中第一金属图案系形成于该表面上,用以连接数个输入/输出之端子;包含一上表面之印刷电路板,其中第二金属图案系依据该第一金属图案形成于该上表面上;及至少一多线栅,其系置于该半完成封装体及该印刷电路板之间,其包含非导电体,其于其间并入数电路元件及数个柱状导体,每一导体系彼此呈电隔离且被电连接至该电路元件、该第一及第二金属图案。2.如申请专利范围第1项之多线栅阵列封装体,其中该非导体系藉由层合至少一层所形成。3.如申请专利范围第2项之多线栅阵列封装体,其中该非体层之每一者系个别具有至少一电路元件。4.如申请专利范围第3项之多线栅阵列封装体,其中该电路元件系选自金属线、电阻、电容器、感应器、电晶体或其等之混合。5.如申请专利范围第4项之多线栅阵列封装体,其中该非导体系由陶瓷、聚合物、矽或陶瓷及聚合物之复合物形成。6.如申请专利范围第5项之多线栅阵列封装体,其中该藉由层状物之层合而形成之该非导体进一步包含用以置放该被层合之层状物之模型体。7.如申请专利范围第1项之多线栅阵列封装体,其进一步包含焊料之第一图案层,其系形成于该半完成封装体之该第一金属层与该多线栅之导体之端部之间。8.如申请专利范围第7项之多线栅阵列封装体,其中该第一图案层系藉由筛网印刷方法形成。9.如申请专利范围第1项之多线栅阵列封装体,其进一步包含焊料之第二图案层,其系形成于该印刷电路板之该第二金属图案与该多线栅之该导体之另一端部。10.如申请专利范围第9项之多线栅阵列封装体,其中该第二图案层系藉由筛网印刷方法形成。11.如申请专利范围第1项之多线栅阵列封装体,其中该半完成封装体包含封装体本体,其系藉由层合数层状物及于该封装体本体内积体化之积体电路组件而形成。12.如申请专利范围第1项之多线栅阵列封装体,其中该多线栅进一步包含第一组焊料肿块及位于其上之金属线及位于其底部之第二组焊料肿块,该第一组焊料肿块于尺寸上系不同于该第二组焊料肿块。13.如申请专利范围第12项之多线栅阵列封装体,其中该第一组焊料肿块之排列或图案系不同于该第二组焊料肿块者。14.如申请专利范围第13项之多线栅阵列封装体,其中该半完成封装体系倒装片。15.如申请专利范围第14项之多线栅阵列封装体,其中该半完成封装体系晶圆水平封装体。16.如申请专利范围第14项之多线栅阵列封装体,其中该半成品化的封装体进一步包含一具有多个线结合垫的IC组与一具有一顶表面与一底表面的封装基材,该第一金属图案系形成于该底表面,且该第二金属图案系形成于该顶表面,该第一与该第二金属图案系被形成,而使得该IC组件的线结合垫系依据输入/输出端子设计而电气连接至该多线栅。17.如申请专利范围第16项之多线栅阵列封装体,其中该金线系自该IC组件的线结合垫线结合至该封装基材之第二金属图案之金属化区域,以供经由该封装基材电气连接该多线栅。图式简单说明:第一图系传统倒装片型之球栅阵列封装之透视图;第二图显示依据本发明之较佳实施例之置于印刷电路板上之一种多线栅阵列封装之截面图;第三图描述依据本发明之第一较佳实施例之多线栅之一者之部份放大之截面图;第四图例示依据本发明之第二较佳实施例之多线栅之一者之部份放大之截面图;第五图A系表示依据本发明之第三较佳实施例之多线栅之一者之截面图;且第五图B系第五图A所示之多线栅之透视图。 |
