| 主权项 |
1.一种静电放电保护装置,系提供于半导体积体电路的输入或输出,用以保护半导体积体电路的内部电路,避免静电浪涌流入或流出半导体积体电路,该静电放电保护装置包括:一闸流管;以及一触发二极管,用于以一低电压触发该闸流管,其中该触发二极管包括:一n型阴极高杂质浓度区;一p型阳极高杂质浓度区;以及一绝缘体部份,用以电隔离在该n型阴极高杂质浓度区表面上所形成之矽化层与在p型阳极高杂质浓度区表面上所形成之另一矽化层。2.如申请专利范围第1项之静电放电保护装置,其中该绝缘体部份包括:一闸氧化膜,形成介于该n型阴极高杂质浓度区和该p型阳极高杂质浓度区之间,用以提供该半导体积体电路的MOS电晶体之闸极;一多晶矽,在该闸氧化膜上形成图案;以及一闸侧壁绝缘体,提供于该闸氧化膜的侧壁和该多晶矽的侧壁之上,用以电隔离在n型阳极高杂质浓度区表面上所形成的矽化层以及在p型阳极高杂质浓度区表面上所形成的矽化层。3.如申请专利范围第1项之静电放电保护装置,其中该绝缘体部份包括一装置隔离绝缘体,该绝缘体形成介于该n型阴极高杂质浓度区和该p型阳极高杂质浓度区之间,用以提供一半导体积体电路的MOS电晶体之装置隔离区。4.如申请专利范围第1项之静电放电保护装置,其中:该静电放电保护装置系形成于一p型半导体基板内;该n型阴极高杂质浓度区系形成于一n型井内;该p型阳极高杂质浓度区的一部份系包含于该n型井内;以及该p型阳极高杂质浓度区的另一部份系包含于该p型半导体基板或一p型井内。5.如申请专利范围第1项之静电放电保护装置,其中:该静电放电保护装置系形成于一p型半导体基板内;该p型阳极高杂质浓度区系形成于该p型半导体基板或一p型井内;该n型阴极高杂质浓度区的一部份系包含于一n型井内;以及该n型阴极高杂质浓度区的另一部份系包含于该p型半导体基板或该p型井内。6.如申请专利范围第1项之静电放电保护装置,其中:该静电放电保护装置系形成于一n型半导体基板内;该n型阴极高杂质浓度区系形成于该n型半导体基板内;该p型阳极高杂质浓度区的一部份系包含于一p型井内;以及该p型阳极高杂质浓度区的另一部份系包含于该n型半导体基板或一n型井内。7.如申请专利范围第1项之静电放电保护装置,其中:该静电放电保护装置系形成于一n型半导体基板内;该p型阳极高杂质浓度区系形成于一p型井内;该n型阴极高杂质浓度区的一部份系包含于该p型井内;以及该n型阴极高杂质浓度区的另一部份系包含于该n型半导体基板或一n型井内。8.如申请专利范围第3项之静电放电保护装置,其中:该静电放电保护装置系形成于一p型半导体基板内;该n型阳极高杂质浓度区系形成于一n型井内;该p型阳极高杂质浓度区的一部份系包含于该n型井内;以及该p型阳极高杂质浓度区的另一部份系包含于该p型半导体基板或一p型井内。9.如申请专利范围第3项之静电放电保护装置,其中:该静电放电保护装置系形成于一p型半导体基板内;该p型阳极高杂质浓度区系形成于该p型半导体基板或一p型井内;该n型阴极高杂质浓度区的一部份系包含于一n型井内;以及该n型阴极高杂质浓度区的另一部份系包含于该p型半导体基板或该p型井内。10.如申请专利范围第3项之静电放电保护装置,其中:该静电放电保护装置系形成于一n型半导体基板内;该n型阴极高杂质浓度区系形成于该n型半导体基板内;以及该p型阳极高杂质浓度区的另一部份系包含于一p型井内;以及该p型阳极高杂质浓度区的另一部份系包含于该n型半导体基板或一n型井内。11.如申请专利范围第3项之静电放电保护装置,其中:该静电放电保护装置系形成于一n型半导体基板内;该p型阳极高杂质浓度区系形成于一p型井内;该n型阴极高杂质浓度区的一部份系包含于该p型井内;以及该n型阴极高杂质浓度区的另一部份系包含于该n型半导体基板或一n型井内。12.一种用以制造如申请专利范围第1项之静电放电保护装置之方法,该方法包括以下步骤:形成一n型阴极高杂质浓度区;形成一p型阳极高杂质浓度区;以及形成一绝缘体部份,用以电隔离在该n型阴极高杂质浓度区表面上所形成之矽化层与在该p型阳极高杂质浓度区表面上所形成之另一矽化层。13.如申请专利范围第12项之制造静电放电保护装置之方法,其中形成该绝缘体部份的步骤包括以下步骤:在一矽基板上形成一闸氧化膜成为一半导体积体电路之MOS电晶体之闸极;在该闸氧化膜上形成一多晶矽图案成为该MOS电晶体之闸极;利用该多晶矽和一p型离子植入抗蚀剂作为掩模,植入p型杂质离子;利用该多晶矽和一n型离子植入电阻作为掩模,植入n型杂质离子;在该多晶矽之侧壁上和该闸氧化膜之侧壁上形成一闸侧壁绝缘体;以及在该n型阴极高杂质浓度区的表面上和该p型阳极高杂质浓度区的表面上形成一矽化层。14.如申请专利范围第13项之制造静电放电保护装置之方法,在植入p型或n型杂质离子步骤之前,另包括以下步骤。其中该闸流管的触发二极管的n型阴极高杂质浓度区形成一具有p型基板或p型井的PN接合区,排列一p型离子植入光刻掩模的边缘位于该多晶矽区的位置,该位置偏离一n型杂质植入区的边缘。15.如申请专利范围第13项之制造静电放电保护装置之方法,在植入p型或n型杂质离子步骤之前,另包括以下步骤:其中该闸流管的触发二极管的p型阴极高杂质浓度区形成一具有n型基板或n型井的PN接合区,排列一n型离子植入光刻掩模的边缘位于该多晶矽区的位置,该位置偏离一p型杂质植入区的边缘。16.如申请专利范围第12项之制造静电放电保护装置之方法,其中形成该绝缘体部份的步骤包括以下步骤:形成一装置隔离绝缘体,用以隔离作用区,其中从另一类似的作用区形成该半导体积体电路的MOS电晶体;利用该装置隔离绝缘体和p型离子植入抗蚀剂作为掩模,植入p型杂质的离子;利用该装置隔离绝缘体和n型离子植入抗蚀剂作为掩模,植入n型杂质离子;以及在p型阳极高杂质浓度区的表面和n型阴极高杂质浓度区的表面上形成一矽化层。17.如申请专利范围第16项之制造静电放电保护装置之方法,在植入p型或n型杂质离子步骤之前,另包括以下步骤:其中该闸流管的触发二极管的n型阴极高杂质浓度区形成一具有p型基板或p型井的PN接合区,排列一p型离子植入光刻掩模的边缘位于或接近该触发二极管中央的装置隔离绝缘体之上的位置,该位置偏离一n型杂质植入区的边缘。18.如申请专利范围第16项之制造静电放电保护装置之方法,在植入p型或n型杂质离子步骤之前,另包括以下步骤:其中该闸流管的触发二极管的p型阳极高杂质浓度区形成一具有n型基板或n型井的PN接合区,排列一n型离子植入光刻掩模的边缘位于或接近该触发二极管中央的装置隔离绝缘体之上的位置,该位置偏离一p型杂质植入区的边缘。19.一种静电放电保护电路,用以旁路透过一输出,入端子进入半导体积体电路由此到达一参考电压线路的静电浪涌,该静电放电保护电路包括:具有如申请专利范围第1项之触发二极管之静电放电保护装置;以及一保护二极管,其中;该静电放电保护装置和保护二极管系平行排列介于该半导体积体电路的一输出/入信号线路和该参考电压线路之间;该静电放电保护装置内提供一闸流管之阳极和汤极闸,以及该保护二极管的阴极系连接至该输出/入信号线路上;该闸流管的阴极和阴极闸以及该保护二极管的阳极系连接至该参考电压线路;以及该静电放电保护装置另包括一电阻,该电阻系形成于一井内,其具有相对于一基板之导电型,介于该闸流管的阴极和该保护二极管的阴极之间。20.一种静电放电保护电路,用以旁路透过一输出/入端子进入半导体积体电路由此到达一电源供应器线路的静电浪涌,该静电放电保护电路包括:具有如申请专利范围第1项之触发二极管之静电放电保护装置;以及一形成于一n型基板或n型井内之保护二极管,其中:该静电放电保护装置和该保护二极管系平行排列介于该半导体积体电路的一输出/入信号线路和一电源供应器线路之间;该静电放电保护装置内提供一闸流管之阳极和阳极间,以及该保护二极管的一阴极系连接至半导体积体电路的电源供应器线路上;该闸流管的阴极和保护二极管的阳极系连接至该输出/入信号线路上;该闸流管的阴极闸系连接至该参考电压线路上;以及该静电放电保护装置另包括一电阻,该电阻形成于一井中,其具有与该基板相对之导电型,介于该闸流管的阴极与该保护二极管的阳极之间。21.一种静电放电保护电路,用以旁路透过一电源供应器线路进入半导体积体电路由此到达一参考电压线路的静电浪涌,该静电放电保护电路包括:具有如申请专利范围第1项之触发二极管之静电放电保护装置,其中:该静电放电保护装置排列介于该半导体积体电路的电源供应器线路和该参考电压线路之间;该静电放电保护装置内提供之间流管之阳极和阳极闸系连接至该电源供应器线路上;以及该闸流管的阴极和阴极闸系连接至该参考电压线路上。22.如申请专利范围第19项之静电放电保护电路,其中:该保护二极管的n型阴极高杂质浓度区和该p型阳极高杂质浓度区均根据申请专利范围第12项之静电放电保护装置的制造方法来加以制造。23.如申请专利范围第20项之静电放电保护电路,其中:该保护二极管的n型阴极高杂质浓度区和该p型阳极高杂质浓度区均根据申请专利范围第12项之静电放电保护装置的制造方法来加以制造。24.如申请专利范围第21项之静电放电保护电路,其中:该保护二极管的n型阴极高杂质浓度区和该p型阳极高杂质浓度区均根据申请专利范围第12项之静电放电保护装置的制造方法来加以制造。25.一种静电放电保护电路,用以旁路透过输出/入端子、参考电压端子和电源供应器线路之任一项进入半导体积体电路由此到达另一输出/入端子、参考电压端子和电源供应器端子的静电浪涌,该静电放电保护电路包括:一如申请专利范围第19项之第一静电放电保护电路;一如申请专利范围第20项之第二静电放电保护电路;以及一如申请专利范围第21项之第三静电放电保护电路;其中:该第一静电放电保护电路系提供介于该半导体积体电路的一输出/入信号线路和一参考电压线路之间;该第二静电放电保护电路系提供介于该半导体积体电路的输出/入信号线路和一电源供应器线路之间;以及该第三静电放电保护电路系提供介于该电源供应器线路和该参考电压线路之间。26.一种静电放电保护电路,用以旁路透过输出/入端子、参考电压端子和电源供应器线路之任一项进入半导体积体电路由此到达另一输出/入端子、参考电压端子和电源供应器端子的静电浪涌,该静电放电保护电路包括各具有如申请专利范围第1项之触发二极管之第一、第二和第三静电放电保护装置,其中:该第一静电放电保护装置内提供之第一闸流管之阳极和阳极闸系连接至该半导体积体电路的一电源供应器线路上;该第一闸流管的阴极系连接至该半导体积体电路的一输出/入信号线路上;该第一闸流管的阴极闸系连接至该半导体积体电路的一参考电压线路上;该第二静电放电保护装置内提供之第二闸流管之阳极和阳极闸系连接至该半导体积体电路的输出/入信号线路上;该第二闸流管的阴极和阴极闸系连接至该半导体积体电路的参考电压线路上;该第三静电放电保护装置内提供之第三闸流管之阳极和阳极间系连接至该半导体积体电路的电源供应器线路上;以及该第三闸流管的阴极和阴极闸系连接至该半导体积体电路的参考电压线路上。27.一种静电放电保护电路,用以旁路透过输出/入端子、参考电压端子和电源供应器线路之任一项进入半导体积体电路由此到达另一输出/入端子、参考电压端子和电源供应器端子的静电浪涌,该静电放电保护电路包括:一如申请专利范围第19项之第一静电放电保护电路;以及一如申请专利范围第21项之第二静电放电保护电路,其中:该第一静电放电保护电路系提供介于该半导体积体电路的一输出/入信号线路和一参考电压线路之间;以及该第二静电放电保护电路系提供介于该半导体积体电路的一电源供应器线路和该参考电压线路之间。28.一种静电放电保护电路,用以旁路透过输出/入端子、参考电压端子和电源供应器线路之任一项进入半导体积体电路由此到达另一输出/入端子、参考电压端子和电源供应端子的静电浪涌,该静电放电保护电路包括:具有如申请专利范围第1项之触发二极管之第一静电放电保护装置,该装置介于该半导体积体电路的一参考电压线路和一输出/入信号线路之间;以及具有如申请专利范围第1项之触发二极管之第二静电放电保护装置,该装置介于该半导体积体电路的参考电压线路和一电源供应器线路之间,其中:该第一静电放电保护装置内提供之第一闸流管之阳极和阳极间系连接至该半导体积体电路的一输出/入信号线路上:该第一闸流管的阴极和阴极闸系连接至该半导体积体电路的参考电压线路上;该第二静电放电保护装置内提供之第二闸流管之阳极和阳极闸系连接至该半导体积体电路的电源供应器线路上;以及该第二闸流管的阴极和阴极闸系连接至该半导体积体电路的参考电压线路上。图式简单说明:第一图为一截面图,说明根据本发明范例之静电放电保护装置;第二图为一截面图,说明根据本发明另一范例之静电放电保护装置;第三图为一截面图,说明根据本发明又一范例之静电放电保护装置;第四图为一截面图,说明根据本发明又一范例之静电放电保护装置;第五图为一截面图,说明根据本发明范例,在制造静电放电保护装置过程中形成装置隔离绝缘体的步骤;第六图为一截面图,说明根据本发明范例,在制造静电放电保护装置过程中形成一n型井的步骤;第七图为一截面图,说明根据本发明范例,在制造静电放电保护装置过程中,形成闸极侧壁绝缘体之后植入一n型杂质的步骤;第八图为一截面图,说明根据本发明范例,在制造静电放电保护装置过程中,形成光刻掩模之后植入一p型杂质的步骤;第九图为一截面图,说明根据本发明范例,在制造静电放电保护装置过程中淀积一高熔点金属的步骤;第十图为一截面图,说明根据本发明范例,在制造静电放电保护装置过程中形成矽化层之后剥离(strip)高熔点金属的步骤;第十一图为一流程图,说明根据本发明范例之静电放电保护装置的制造步骤;第十二图为一截面图,说明静电放电保护装置制造步骤的错误范例;第十三图为一截面图,说明根据本发明范例之静电放电保护装置的制造方法;第十四图为一截面图,说明根据本发明之另一范例的静电放电保护装置的制造方法;第十五图为一线路图,说明包括根据本发明范例之静电放电保护装置的静电放电保护电路;第十六图为一截面图,说明本发明之静电放电保护电路中所提供的保护二极管之范例;第十七图为一截面图,说明本发明之静电放电保护电路中所提供的保护二极管之另一范例;第十八图为一线路图,说明包括根据本发明范例之静电放电保护装置的静电放电保护电路之另一范例;第十九图为一线路图,说明根据本发明范例之静电放电保护电路之又一范例;第二十图为一线路图,说明根据本发明范例之静电放电保护电路;第二十一图为一线路图,说明根据本发明范例之静电放电保护电路;第二十二图为一线路图,说明根据本发明范例之静电放电保护电路;第二十三图为一线路图,说明根据本发明范例之静电放电保护电路;第二十四图为一截面图,说明传统静电放电保护装置;以及第二十五图为一线路图,说明包括该传统静电放电保护装置的静电放电保护电路。 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