| 主权项 |
1.一种供传输信号的驱动电路,包含:-输出驱动器;-前驱动器可驱动该输出驱动器;及-电平调整器可调整该前驱动器的输出电平,而使该输出驱动器能输出一具有特定电平的信号,其会回应该前驱动器之输出电平的改变。2.如申请专利范围第1项之驱动电路,其中该输出驱动器包括使用p频与n频MOS电晶体之汲极接地的推挽构造。3.如申请专利范围第1项之驱动电路,其中该输出驱动器系为一电压放大电路,其输出电平乃藉调整该前驱动器的输出电压电平面改变。4.如申请专利范围第1项之驱动电路,其中该输出驱动器系为一电流电压转换电路,其输出电压电平乃藉调整该前驱动器的输出电流电平面改变。5.如申请专利范围第1项之驱动电路,其中该输出驱动器包括一可降低输出阻抗的反馈电路。6.如申请专利范围第1项之驱动电路,其中该前驱动器包括:-可变增益单元联设于电平调整器,以调整输入信号的电平;及-放大器可放大该被调整电平的输入信号。7.如申请专利范围第1项之驱动电路,其中该前驱动器系为一可接收输信号的限流反相器,该限流反相器的输出电平系藉该电平调整器控制通过该限流反相器的电流而被调整。8.如申请专利范围第1项之驱动电路,其中该输出驱动器的输出系回应一先前的数値序列而改变,以等化一传输线的特性。9.如申请专利范围第8项之驱动电路,其中该传输线的特性系藉补偿在信号中的高频成分之衰减而被等化,该等信号系由该输出驱动器所提供而传经该传输线者。10.如申请专利范围第8项之驱动电路,其中该前驱动器含有多数的驱动器而共同连接于该输出驱动器,该前驱动器之各驱动器会接收由该输出驱动器所提供之先前的数位资料序列所产生的资料,而等化一传输线的特性。11.如申请专利范围第10项之驱动电路,其中该前驱动器之各驱动器具有个别的系数,而会以该系数乘以所接收的资料,并将其乘积馈送给该输出驱动器。12.如申请专利范围第10项之驱动电路,其中该传输线的特性系藉补偿信号中的高频成分而被等化,该等信号系由该输出驱动器所提供而传经该传输线者。13.如申请专利范围第1项之驱动电路,其中该前驱动器含有第一与第二驱动器,一送给该驱动电路的数位输入信号乃会被直接地送至该前驱动器的第一驱动器,且同时被延迟一位元时间并被反相,并送至该前驱动器的第二驱动器,俾等化一传输线的特性。14.如申请专利范围第13项之驱动电路,其中:该前驱动器之第一与第二驱动器系互相并联设置;该前驱动器之第二驱动器会以一系数乘以该被延迟并反相的信号;及该前驱动器之第一与第二驱动器的输出会被相加以驱动该输出驱动器。15.如申请专利范围第13项之驱动电路,其中该传输线的特性系藉补偿在信号中的高频成分之衰减而被等化,该等信号系由该输出驱动器所提供而传经该传输线者。16.如申请专利范围第1项之驱动电路,其中该前驱动器含有多数的驱动器对,该前驱动器的各驱动器对乃被隔行交错,以进行并联串联之转换。17.如申请专利范围第1项之驱动电路,其中该输出驱动器包括使用p频与n频MOS电晶体之源极接地的推挽构造。18.如申请专利范围第17项之驱动电路,其中该输出驱动器之p频MOS电晶体的闸电压系被设定高于一中间电压,该中间电压系介于一高源极电压与一低源极电压之间,而该输出驱动器之n频MOS电晶体的闸电压,在该输出驱动器提供该中间电压时,系被设定低于该中间电压。19.如申请专利范围第17项之驱动电路,其中该n频MOS电晶体之闸系由一汲极接地的n频MOS电路所驱动,而该p频MOS电晶体之闸则由一汲极接地的p频MOS电路所驱动。20.如申请专利范围第17项之驱动电路,其中该输出驱动器系由一比该高源极电压低一预定値的电压,及一比该低源极电压高一预定値的电压所驱动。21.如申请专利范围第20项之驱动电路,其中该输出驱动器包括一复制驱动器,其会等化一中间电压介于各电压之间,俾驱动该输出驱动器至一介于高源极电压与低源极电压之间的中间电压。22.一接收电路,包含:-电容网路可接收差动输入信号,具有一电容器可蓄存电荷,及一开关可将该等差动输入信号的馈送切换至该电容器;及-比较器具有反相器可放大该电容网路的输出,及一共态反馈电路可接收该等反相器的输出,并保持一共态电压实质上于一固定値。23.如申请专利范围第22项之接收电路,其中该电容网路会减少该等差动输入信号在一低频范围内的共态电压,而该比较器会减少该等差动输入信号在一高频范围内的共态电压。24.如申请专利范围第22项之接收电路,其中该电容网路乃形成一部份反应检波电路。25.如申请专利范围第22项之接收电路,其中该接收电路更包含有一预先充电电路设在该比较器的输入端子处。26.如申请专利范围第25项之接收电路,其中该预先充电电路系藉施一预定的源极电压于该比较器的输入端子,而将该比较器预先充电。27.如申请专利范围第25项之接收电路,其中该预先充电电路系藉将设在该比较器输入端子处的反相器之输出,反馈至该比较器的输入端子,而将该比较器预先充电。28.如申请专利范围第22项之接收电路,其中设在该比较器中之该等反相器系皆为一恒流负载反相器。29.如申请专利范围第22项之接收电路,其中设在该比较器中之该等反相器系皆为一互补的MOS反相器。30.如申请专利范围第22项之接收电路,其中该共态反馈电路包括:-检波器具有一差动放大器而有两对输入电晶体;及-电流镜连的反馈电路。31.如申请专利范围第22项之接收电路,其中该共态反馈电路包括一检波器可检测一共态电压,其系藉组合二互补的MOS反相器之输出来进行,该等反相器会放大一对信号线的输出。32.如申请专利范围第22项之接收电路,其中该比较器之各放大级系为一互补的MOS反相器。33.如申请专利范围第22项之接收电路,其中该比较器包括钳位电路可将该比较器之各输出信号的振幅抑制在低于一预定的电平范围。34.如申请专利范围第33项之接收电路,其中该预定的电平范围系为源极电压的范围。35.如申请专利范围第22项之接收电路,其中该比较器包括一控制电路,可在该共态反馈电路的差动模态下,改变将该电容网路所提供之信号放大的放大程度,该放大程度在该电容网路所提供的信号放大之后的差动模态下会增加,因此该共态反馈电路运作如一闩锁电路。36.一种信号传输系统,具有一差动驱动电路;有一电缆连接于该差动驱动电路以传输由该差动驱动电路所提供的差动信号;并有一接收电路连接于该电缆,以检测该等差动信号;其中该接收电路包含:-电容网路可接收差动输入信号,具有一电容器可蓄存电荷,及一开关可将该等差动信号的馈送切换至该电容器;及-比较器具有反相器可放大该电容网路的输出,及一共态反馈电路可接收该等反相器的输出,并保持一共态电压实质上于一固定値。37.如申请专利范围第36项之信号传输系统,其中该电容网路会减少该差动输入信号在一低频范围内的共态电压,而该比较器会减少该差动输入信号在一高频范围内的共态电压。38.如申请专利范围第36项之信号传输系统,其中该电容网路乃形成一部份反应检波电路。39.如申请专利范围第36项之信号传输系统,其中该接收电路更包含有一预先充电电路设在该比较器的输入端子处。40.如申请专利范围第39项之信号传输系统,其中该预先充电电路系藉施一预定的源极电压于该比较器的输入端子,而将该比较器预先充电。41.如申请专利范围第39项之信号传输系统,其中该预先充电电路系藉将设在该比较器输入端子处的反相器之输出,反馈至该比较器的输入端子,而将该比较器预先充电。42.如申请专利范围第36项之信号传输系统,其中设在该比较器中之该等反相器系皆为一恒流负载反相器。43.如申请专利范围第36项之信号传输系统,其中设在该比较器中之该等反相器系皆为一互补的MOS反相器。44.如申请专利范围第36项之信号传输系统,其中该共态反馈电路包括:-检波器具有一差动放大器而有两对输入电晶体;及-电流镜连的反馈电路。45.如申请专利范围第36项之信号传输系统,其中该共态反馈电路包括一检波器可检测一共态电压,其系藉组合二互补的MOS反相器之输出来进行,该等反相器会放大一对信号线的输出。46.如申请专利范围第36项之信号传输系统,其中该比较器之各放大级系为一互补的MOS反相器。47.如申请专利范围第36项之信号传输系统,其中该比较器包括钳位电路可将该比较器之各输出信号的振幅抑制在低于一预定的电平范围。48.如申请专利范围第47项之信号传输系统,其中该预定的电平范围系为源极电压的范围。49.如申请专利范围第36项之信号传输系统,其中该比较器包括一控制电路,可在该共态反馈电路的差动模态下,改变将该电容网路所提供之信号放大的放大程度,该放大程度在该电容网路所提供的信号放大之后的差动模态下会增加,因此该共态反馈电路运作如一闩锁电路。50.一种定时信号产生电路,包含:-第一定时信号产生器可接收一时钟信号,并赋予该时钟信号一可变的有效延迟,而产生一第一定时信号,-相位控制器可控制该第一定时信号的相位;及-第二定时信号产生器可将该第一定时信号的频率除以一整数,而产生一第二定时信号,其频率系为该第一定时信号之频率除以该整数的商。51.如申请专利范围第50项之定时信号产生电路,其中该相位控制器会使该第一定时信号的相位向前或向后逐步地移动,因此该第一定时信号可相对于该形如一基准的时钟信号,在一实质上为360度的范围内改变。52.如申请专利范围第50项之定时信号产生电路,其中该第二定时信号产生器系为一频率分配电路。53.如申请专利范围第52项之定时信号产生电路,其中该频率分配电路乃使用一可变的频率分配比。54.如申请专利范围第53项之定时信号产生电路,其中该第一定时信号产生器之操作频率及该频率分配电路之频率分配比会被改变,而使该第一定时信号具有一选择的频率,其系低于该第一定时信号产生器之一最大时钟信号的频率。55.如申请专利范围第50项之定时信号产生电路,其中该第一定时信号产生器系为一可变的延迟电路;该第二定时信号产生器系为一延迟产生电路,可藉计量该时钟信号来产生一有效的延迟;而该延迟产生电路的输入乃被送至该可变的延迟电路。56.如申请专利范围第55项之定时信号产生电路,其中该可变的延迟电路乃包括:-多相时钟信号产生电路,其会接收该时钟信号;及-相位内插器具会接收该多相时钟信号产生电路的输出信号。57.如申请专利范围第50项之定时信号产生电路,其中该第一定时信号产生器系为一可变的延迟电路;而该第二定时信号产生器系为一电路,乃可回应一接收该时钟信号或第一定时信号之时序电路的输出,而选通该第一定时信号。58.如申请专利范围第57项之定时信号产生电路,其中该可变的延迟电路包括:-多相时钟信号产生电路,其会接收该时钟信号;及-相位内插器具会接收该多相时钟信号产生电路的输出信号。59.如申请专利范围第50项之定时信号产生电路,其中该第一定时信号产生器包括:-抽头延迟级;及-选择器可选择一个该抽头延迟级的输出信号。60.如申请专利范围第50项之定时信号产生电路,其中该定时信号产生电路更包含有一相位锁定环形电路,其会将该时钟信号乘以一整数,而以一乘积信号提供给该第一定时信号产生器,该乘积信号的频率系比被用来信号传输的时钟信号之频率更高。61.如申请专利范围第50项之定时信号产生电路,其中该相位控制器乃包括一相位比较器,可将该第二定时信号的相位与一外部时钟信号的相位比较,而提供一输出信号来控制该第一定时信号的相位。62.一种将信号从一驱动器传送至一接收器的方法,包含以下步骤:使由该驱动器传送之信号中所含的各码之一上升时间与一下降时间的和,等于或大于一位元时间。63.如申请专利范围第62项之方法,其中该方法更包含以下步骤:依据该接收信号在该位元时间的后半段达到顶点处,来决定在该接收的信号中之一位元时间的値。64.如申请专利范围第63项之方法,其中该方法更包含以下步骤:从该驱动器传送一在0与1之间交替的基准码序列;在该接收器检测该等基准码,并决定接收时点而当作一临界値来检测在一接收信号中的Os与1s;及在该接收器将该决定的接收时点之相位移转一预定値,以提供最佳的接收时点。65.如申请专利范围第63项之方法,其中该方法更包含以下步骤:在该接收器进行一等化处理,俾从一接收信号中除去内码干扰。66.如申请专利范围第65项之方法,其中该内码干扰的消除乃包括以下步骤:在该驱动器调整一要从该驱动器传出的信号之上升时间;及在该接收器进行该等化处理。67.一种可将一信号从一驱动电路经由一传输线传送至一接收电路的信号传输系统,包含:一码长控制器设于该驱动电路中,可使要从该驱动器传送之信号中所含的各码之一上升时间与一下降时间的和,等于或大于一位元时间。68.如申请专利范围第67项之信号传输系统,其中该信号传输系统更包含一接收信号决定电路设于该接收电路中,可依据该信号在该位元时间的后半段到达顶点处,来决定在该接收器所接收的信号中之一位元时间的値。69.如申请专利范围第67项之信号传输系统,其中该码长控制器乃包括:-多相时钟信号产生器可产生与一传送的时钟信号同步之数个多相时钟信号;及多数的单元驱动器可回应该等多相时钟信号而按序地被驱动。70.如申请专利范围第67项之信号传输系统,其中该码长控制器乃包括:多数的恒流输出驱动器,系由一要被传送之第一二进制信号,及一延迟该第一二进制信号一位元时间或该位元时间之整数倍的第二二进制信号所驱动;-电流总和产生器可并合该等恒流驱动器的输出,以提供一该等恒流驱动器之电流总和;及-积分电路可积集该等电流总和来提供一电压。71.如申请专利范围第68项之信号传输系统,其中该接收信号决定电路乃包括:-接收时点检波器可从该驱动电路接收一序列在0与1间交替的基准码,且检测该等基准码,并决定接收时点而当作一临介値来检测在一接收信号中的Os与1s;及-最佳接收时点产生器可将该决定的接收时点之相位移转一预定値,以提供最佳的接收时点。72.如申请专利范围第67项之信号传输系统,其中该接收电路包括一等化电路可从一接收信号中除去内码干扰。73.如申请专利范围第71项之信号传输系统,其中该驱动电路包括一调整器,可调整要从该驱动电路被传送之一信号的上升时间,及调整该接收电路要进行的等化处理,而使内码干扰在接收端被除去。74.一种可传输信号的驱动电路,包含:-码长控制器可使被包含在一要被传送的信号中之各码的一上升时间与一降低时间之和,等于或大于一位元时间。75.如申请专利范围第74项之驱动电路,其中该码长控制器乃包括:-多相时钟信号产生器可产生与一传送的时钟信号同步数个多相时钟信号;及多数的单元驱动器乃回应该等多相时钟信号而被按顺序地驱动。76.如申请专利范围第74项之驱动电路,其中该码长控制器乃包括:多数的恒流输出驱动器,系由一要被传送之第一二进制信号,及一延迟该第一二进制信号一位元时间或该位元时间之整数倍的第二二进制信号所驱动;-电流总和产生器可并合该等恒流驱动器的输出,以提供一该等恒流驱动器之电流总和;及-积分电路可积案该等电流总和来提供一电压。77.一种可接收信号的接收电路,其中各码之一上升时间与一降低时间的和系等于或大于一位元时间,乃包含有:一接收信号决定电路可依据该接收信号在该位元时间的后半段达到顶点处,来决定在该接收器所接收的信号中之一位元时间的値。78.如申请专利范围第77项之接收电路,其中该接收信号决定电路乃包括:-接收时点检波器可接收一序列在0与1间交替的基准码,且检测该等基准码,并决接收时点而当作一临界値来检测在一接收信号中的Os与1s;及-最佳接收时点产生器可将该决定的接收时点之相位移转一预定値;以提供最佳的接收时点。79.如申请专利范围第77项之接收电路,其中该接收电路包括一等化电路可从一接收信号中除去内码干扰。图式简单说明:第一图表示一习知技术之传输信号的驱动电路;第二图表示本发明第一态样之信号传输驱动电路的原理;第三图A表示第一图之习知技术的操作;第三图B表示第二图之驱动电路的操作;第四图表示本发明第一态样之第一实施例的信号传输驱动电路;第五图表示第四图之驱动电路的可变增益单元;第六图表示第四图之驱动电路的放大电路;第七图表示本发明第一态样之第二实施例的信号传输驱动电路;第八图表示本发明第一态样之第三实施例的信号传输驱动电路之一前驱动器;第九图表示该第三实施例之一输出驱动器;第十图表示该第三实施例之一修正例的信号传输驱动电路;第十一图表示本发明第一态样之第四实施例的信号传输驱动电路之一输出驱动器;第十二图表示本发明第一态样之第五实施例的信号传输驱动电路;第十三图表示本发明第一态样之第六实施例的信号传输驱动电路;第十四图表示本发明第一态样之第七实施例的信号传输驱动电路;第十五图表示本发明第一态样之第八实施例的信号传输驱动电路;第十六图表示第十五图之驱动电路的前驱动器;第十七图表示第十五图之驱动电路的输出驱动器;第十八图表示第十六图之驱动电路的前置驱动器;第十九图与第二十图表示第十六图至第十八图的驱动电路之模拟波形;第二十一图表示本发明第一态样之第9实施例的信号传输驱动电路之一输出驱动器;第二十二图表示本发明第一态样之第10实施例的信号传输驱动电路之一输出驱动器;第二十三图表示本发明第一态样之第11实施例的信号传输驱动电路之一输出驱动器;第二十四图表示该第11实施例之一修正例;第二十五图表示本发明第一态样之第12实施例的信号传输驱动电路之一输出驱动器;第二十六图表示本发明第一态样之第13实施例的信号传输驱动电路之一输出驱动器;第二十七图表示该第13实施例之一修正例;第二十八图表示第二十七图之修正例的复制驱动器;第二十九图表示习知技术之一信号传输系统;第三十图表示本发明第二态样之接收电路的原理;第三十一图表示第三十图之接收电路中的共态电压之消除;第三十二图表示本发明第二态样之第1实施例的接收电路;第三十三图表示本发明第二态样之第二实施例的接收电路;第三十四图表示第三十二图中之接收电路的电容网路;第三十五图表示第三十四图之电容网路所使用的控制信号之时间设定;第三十六图A与第三十六图B表示第三十四图之电容网路的操作;第三十七图表示本发明第二态样之第三实施例的接收电路;第三十八图表示本发明第二态样之第四实施例的接收电路;第三十九图表示从第三十八图重写之一电路图;第四十图表示本发明第二态样之第五实施例的接收电路;第四十一图表示本发明第二态样之第六实施例的接收电路;第四十二图表示本发明第二态样之第七实施例的接收电路;第四十三图表示依据第四十二图之第七实施例的举例电路;第四十四图表示设在第四十三图的电路之后的电路;第四十五图表示本发明第二态样之第八实施例的接收电路;第四十六图表示第四十五图之第八实施例所使用的控制信号之时间设定;第四十七图表示习知技术之一定时信号产生电路;第四十八图表示本发明第三态样之定时信号产生电路的原理;第四十九图表示本发明第三态样之第一实施例的定时信号产生电路;第五十图表示第四十九图之电路的操作;第五十一图表示本发明第三态样之第二实施例的定时信号产生电路;第五十二图表示本发明第三态样之第三实施例的定时信号产生电路;第五十三图表示本发明第三态样之第四实施例的定时信号产生电路;第五十四图表示本发明第三态样之第五实施例的定时信号产生电路;第五十五图表示本发明第三态样之第六实施例的定时信号产生电路;第五十六图A、第五十六图B及第五十六图C表示本发明第三态样之定时信号产生电路的一实例;第五十七图A及第五十七图B表示第五十六图A及第五十六图C中的电路之一相位内插器;第五十八图表示第五十七图A与第五十七图B之相位内插器的正交混合器;第五十九图表示第五十七图A与第五十七图B之相位内插器的钳位器;第六十图表示第五十六图A与第五十六图C的电路之一数位/类比转换器;第六十一图表示一习知技术之信号传输系统;第六十二图A至第六十二图D表示本发明第四态样的原理;第六十三图表示本发明第四态样之第一实施例的驱动电路;第六十四图表示第六十三图之驱动电路的操作;第六十五图表示本发明第四态样之第二实施例的驱动电路;第六十六图表示第六十五图之驱动电路所使的四相时钟信号之时间设定;第六十七图表示本发明第四态样之第三实施例的驱动电路;第六十八图表示第六十七图第三实施例之一修正例的驱动电路;第六十九图表示第六十八图的电路之一恒流驱动器;第七十图表示本发明第四态样之第四实施例的驱动电路;第七十一图A至第七十一图C表示第七十图之接收电路的操作;第七十二图表示本发明第四态样之第五实施例的接收电路;第七十三图表示第七十二图之接收电路的操作;第七十四图表示第七十二图的接收电路之一等化器;第七十五图表示本发明第四态样之第六实施例的信号传输系统;第七十六图A与第七十六图B表示第七十五图的系统之一驱动电路的操作;第七十七图表示第七十五图的系统之一接收电路;第七十八图表示第七十七图之接收电路所使用的控制信号之时间设定;及第七十九图A与第七十九图B表示第七十七图之接收电路的操作。 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