| 主权项 |
1.一种动态型半导体记忆装置,其特征是具备有第1记忆器阵列(32,512a,562a);上述之第1记忆器阵列包含有:第1和第2记忆单元(108a,116a);第1位元线(BLa),用来对上述之第1和第2记忆单元进行授受藉以传达资料;第1字线(WLO),用来选择上述之第1记忆单元;第2字线(WLi),用来选择上述之第2记忆单元;和单元选举电路(26,100),依照位址信号用来使上述之第1和第2字线活性化,藉以选择上述之第1和第2记忆单元(108a,116a);上述之单元选择电路(26,100)包含有:第1列解码电路(26,100),在第1模态时依照上述之位址信号用来选择上述之第1和第2记忆单元之其中之一,在第2模态时依照与上述之第1记忆单元对应之位址信号用来选择上述之第1和第2记忆单元。2.如申请专利范围第1项之动态型半导体记忆装置,其中更具备有电压产生电路(26),用来将上述之第1和第2字线(WL0,WL1)之活性化信号供给到上述之第1列解码电路;上述之电压产生电路(36)之上述第1模态之电流供给能力大于上述第2模态之电流供给能力。3.如申请专利范围第2项之动态型半导体记忆装置,其中上述之电压产生电路(36)包含有:第1振荡电路(140),在上述之第1模态被活性化藉以产生第1时钟信号;第2振荡电路(136),在上述之第2模态被活性化藉以产生周期比第1时钟信号短之第2时钟信号;和充电泵电路(144),依照上述之第1和第2时钟信号之其中之一进行升压动作。4.如申请专利范围第1项之动态型半导体记忆装置,其中上述之第1列解码电路(26)包含有:预解码电路,用来产生与上述位址信号之指定位元对应之第1和第2预解码括号;上述之预解码电路在上述之第1模态时依照上述之指定位元之逻辑値用来使上述之第1和第2预解码信号之其中之一活性化,在上述之第2模态时使上述之第1和第2预解码信号双方活性化;和字线括性化电路(62,66),依照上述之第1和第2预解码信号用来使上述之第1和第2字线活性化。5.如申请专利范围第1项之动态型半导体记忆装置,其中上述之第1列解码电路(100)包含有延迟装置(182),在上述之第2模态时,用来延迟上述第2字线之活性化时序使其比上述第1字线之活性化时序慢。6.如申请专利范围第1项之动态型半导体记忆装置,其中更具备有:位址缓冲器电路(504),依照外部时钟信号取入位址信号;控制信号缓冲器电路(506),依照外部时钟信号取入控制信号;命令解码器(522),用来对上述之控制信号进行解码;和模态暂存器(510),依照上述之命令解码器之解码结果用来保持与上述之位址信号对应之动作模态;上述之模态暂存器(510)包含有:第1保持电路(526),用来保持第1模态资料藉以决定上述之第1记忆器阵列是以上述之第1模态和上述之第2模态之那一方进行动作。7.如申请专利范围第6项之动态型半导体记忆装置,其中更具备有第2记忆器阵列(562b);上述之第1和第2记忆器阵列是群组,可以独立的进行动作,和可以独立的控制上述之动作模态;上述之第2记忆器阵列包含有:第3和第4记忆单元;第2位元线,用来对上述之第3和第4记忆器单元进行授受藉以传达资料;第3位元线,用来选择上述之第3记忆单元;和第4字线,用来选择上述之第4记忆单元;上述之单元选择装置包含有:第2列解码电路(564b),在上述之第1模态,依照上述之位址信号选择上述之第3和第4记忆单元之其中之一,在上述之第2模态,依照与上述记忆单元对应之位址信号选择上述之第3和第4记忆单元;上述之模态暂存器(510)更包含有第2保持电路,用来保持第2模态资料藉以决定上述之第2记忆器阵列是以上述之第1模态和上述之第2模态之那一方进行动作。8.如申请专利范围第1项之动态型半导体记忆装置,其中更具备有:控制端子(702),用来从外部施加电位;和依照上述之控制端子之电位用来选择上述之第1模态和上述之第2模态之其中之一。9.如申请专利范围第1项之动态型半导体记忆装置,其中更具备有:熔丝元件(708),连接在电源节点和内部节点之间;上述之熔丝元件可以选择导通状态和非导通状态之其中之一;和依照上述之内部节点之电位用来选择上述之第1模态和上述之第2模态之其中之一。10.如申请专利范围第1项之动态型半导体记忆装置,其中更具备有:熔丝元件,连接在接地节点和内部节点之间;上述之熔丝元件可以选择导通状态和非导通状态之其中之一;和依照上述之内部节点之电位用来选择上述之第1模态和上述之第2模态之其中之一。图式简单说明:第一图是概略方块图,用来表示本发明之实施例1之半导体记忆装置1之构造。第二图概略的表示第一图之列解码器26,记忆单元阵列32,感测放大器+输入/输出控制电路30。第三图是电路图,用来表示第二图之列解码器26之构造。第四图是电路图,用来说明第一图之感测放大器+输入/输出控制电路30,记忆单元阵列32之构造。第五图是方块图,用来表示第一图之VPP产生电路36之构造。第六图是电路图,用来表示第五图之环式振荡电路(High)136之构造。第七图是电路图,用来表示第五图之环式振荡电路(Low)140之构造。第八图是动作波形图,用来说明实施例1之半导体记忆装置之字线选择之方式。第九图是电路图,用来表示实施例2所使用之列解码器100之构造。第十图是动作波形图,用来说明列解码器100之动作。第十一图是实施例3之半导体记忆装置实例之64百万位元同步动态随机存取记忆器(64 SDRAM)之方块图。第十二图是电路图,用来说明模态暂存器510和控制电路508之构造。第十三图是动作波形图,用来说明模态暂存器之模态设定。第十四图是用来表示实施例4之半导体记忆装置之群组之构造和列解码器之对应关系。第十五图以易于了解之方式用来说明动作模态之群组变换。第十六图是电路图,用来说明实施例5之产生模态选择信号CELL2之构造。第十七图是电路图,用来表示实施例6之半导体记忆装置之产生模态选择信号CELL2之构造。第十八图概略的表示DRAM之列解码器和记忆单元阵列。 |
