| 主权项 |
1.一种半导体记忆体元件,包括:复数个组,每一组具有用以储存讯息之复数个记忆体记忆胞;一选择信号产生电路,用以依序产生复数个选择信号,以回应一时脉信号;以及复数个升压电路,每一该升压电路用以在一正常操作期间,产生高过于一电源供应电压之一较高电压供应到至少一被选择组中,以回应该对应选择信号;其中该些升压电路的数量少于该些组的数量。2.如申请专利范围第1项所述之半导体记忆体元件,其中该时脉信号同步于一列位址选通信号。3.如申请专利范围第1项所述之半导体记忆体元件,其中该选择信号产生电路包括:一第一计数器,用以执行一计数操作,以回应该时脉信号,并依据该计数操作输出一第一信号;一第二计数器,用以执行一计数操作,以回应该第一信号,并依据该计数操作输出一第二信号;以及一解码器,用以解码该第一与第二信号,以依序产生该些选择信号。4.如申请专利范围第3项所述之半导体记忆体元件,其中该第一信号之一状态会在该时脉信号之一上升边缘时转变,以及该第二信号之一状态会在该第一信号之一下降边缘时转变。5.如申请专利范围第1项所述之半导体记忆体元件,其中该元件同步于一外部供应时脉信号。6.如申请专利范围第5项所述之半导体记忆体元件,其中该些升压电路的数量系依照该外部供应时脉信号之一周期与每一升压电路之一升压性能而定。7.一种半导体记忆体元件,包括:复数个组,每一组具有用以储存讯息之复数个记忆体记忆胞;一电压传送线,共同连接至该些组,用以提供一高过于一电源供应电压之一较高电压给被选择到之至少一组;以及一选择信号产生电路,用以依序产生复数个选择信号,以回应一时脉信号;以及复数个升压电路,共同连接至该电压传送线,用以在一正常操作期间,分别依序产生该较高电压,以回应该些对应选择信号;以及其中该时脉信号同步于一列位址选通(RAS)信号;以及其中该些升压电路的数量少于该些组的数量。8.如申请专利范围第7项所述之半导体记忆体元件,其中该选择信号产生电路包括:一第一计数器,用以执行一计数操作,以回应该时脉信号,并依据该计数操作输出一第一信号;一第二计数器,用以执行一计数操作,以回应该第一信号,并依据该计数操作输出一第二信号;以及一解码器,用以解码该第一与第二信号,以依序产生该些选择信号。9.如申请专利范围第8项所述之半导体记忆体元件,其中该第一信号之一状态会在该时脉信号之一上升边缘时转变,以及该第二信号之一状态会在该第一信号之一下降边缘时转变。10.如申请专利范围第7项所述之半导体记忆体元件,其中该元件同步于一外部供应时脉信号。11.如申请专利范围第10项所述之半导体记忆体元件,其中该些升压电路的数量系依照该外部供应时脉信号之一周期与每一升压电路之一升压性能而定。12.一种半导体记忆体元件,包括:复数个组,每一组具有用以储存讯息之复数个记忆体记忆胞;一选择信号产生电路,用以依序产生复数个选择信号,以回应一时脉信号;以及复数个内部电源供应电压产生电路,每一该内部电源供应电压产生电路用以在一正常操作期间,产生一内部电源供应电压作为供应到至少一被选择组中之一电源供应,以回应该对应选择信号;其中该些内部电源供应电压产生电路的数量少于该些生组的数量。13.如申请专利范围第12项所述之半导体记忆体元件,其中该时脉信号同步于一列位址选通信号。14.如申请专利范围第13项所述之半导体记忆体元件,其中该选择信号产生电路包括:一第一计数器,用以执行一计数操作,以回应该时脉信号,并依据该计数操作输出一第一信号;一第二计数器,用以执行一计数操作,以回应该第一信号,并依据该计数操作输出一第二信号;以及一解码器,用以解码该第一与第二信号,以依序产生该些选择信号。15.如申请专利范围第14项所述之半导体记忆体元件,其中该第一信号之一状态会在该时脉信号之一上升边缘时转变,以及该第二信号之一状态会在该第一信号之一下降边缘时转变。16.如申请专利范围第12项所述之半导体记忆体元件,其中该内部电源供应电压仅使用做为该记忆体记忆胞之一阵列之一电源供应电压。17.如申请专利范围第12项所述之半导体记忆体元件,其中该些内部电源供应电压产生电路的数量系依照一外部供应时脉信号之一周期与每一内部电源供应电压产生电路之一性能而定。18.一种半导体记忆体元件,包括:复数个组,每一组具有用以储存讯息之复数个记忆体记忆胞;一电压传送线,共同连接至该些组,用以提供一内部电源供应电压给被选择到之至少一组;一选择信号产生电路,用以依序产生复数个选择信号,以回应一时脉信号;以及复数个内部电源供应电压产生电路,共同连接至该电压传送线,每一该内部电源供应电压产生电路用以在一正常操作期间,产生该内部电源供应电压作为供应到至少一被选择组中之一电源供应,以回应该对应选择信号;其中该时脉信号同步于一列位址选通信号;以及其中该些内部电源供应电压产生电路的数量少于该些组的数量。19.一种半导体记忆体元件,包括:复数个组,每一组具有用以储存讯息之复数个记忆体记忆胞;一第一电压传送线,共同连接至该些组,用以提供一较高电压给被选择到之至少一组;一第二电压传送线,共同连接至该些组,用以提供一内部电源供应电压给被选择到之至少一组;一选择信号产生电路,用以依序产生复数个选择信号,以回应一时脉信号;复数个升压电路,共同连接至该第一电压传送线,用以在一正常操作期间,分别依序产生该较高电压,以回应该些对应选择信号;以及复数个内部电源供应电压产生电路,共同连接至该第二电压传送线,每一该内部电源供应电压产生电路用以在一正常操作期间,产生该内部电源供应电压作为供应到至少一被选择组中之一电源供应,以回应该对应选择信号;其中该时脉信号同步于一列位址选通信号;以及其中该些升压电路的数量与该些内部电源供应电压产生电路的数量少于该些组的数量。图式简单说明:第一图绘示的是习知半导体记忆体元件的方块图;第二图绘示的是依照本发明第一较佳实施例之一种半导体记忆体元件的方块图;第三图绘示的是第二图之选择信号产生电路的较佳实施例之;第四图绘示的是依照本发明第一较佳实施例之升压电路的操作时序图;以及第五图绘示的是依照本发明第二较佳实施例之一种半导体记忆体元件的方块图。 |
