| 主权项 |
1.一种半导体堆叠封装体,其包含:一导线架,该导线架包含一晶片承座,数个内接脚及数个外接脚,该内接脚朝该导线架中央延伸于该晶片承座周缘,而该数个外接脚则由该导线架外延伸,该晶片承座具有一上表面及一下表面;一第一半导体晶片,设有数个排成一列之第一焊垫;一第一胶卷式自动黏着胶带,设于该导线架之晶片承座上表面及第一晶片间,将第一晶片之第一焊垫电性连接至相对应之导线架内接脚;一第二半导体晶片,设有数个排成一列之第二焊垫;一第二胶卷式自动黏着胶带,设于该导线架之晶片承座下表面及第二晶片间,将第二晶片之第二焊垫电性连接至相对应之导线架内接脚;及一封胶体,包覆第一半导体晶片、第二半导体晶片、第一胶卷式自动黏着胶带、第二胶卷式自动黏着胶带及部分导线架,而该外接脚自该封胶体向外延伸出,而可与外界电路电性连接。2.依申请专利范围第1项之半导体堆叠封装体,其中该第一半导体晶片及第二半导体晶片分别具有一上表面,该第一焊垫及第二焊垫分别位于该第一半导体晶片及第二半导体晶片上表面之中央区域。3.依申请专利范围第2项之半导体堆叠封装体,其中该第一胶卷式自动黏着胶带及第二胶卷式自动黏着胶带分别包含一上表面及一下表面,及一槽沟位于中央区域,上表面之槽沟区域设有复数条内引线分别与该第一焊垫及第二焊垫电性连接,下表面周缘设有复数条外引线向外延伸分别与该导线架外接脚电性连接。4.依申请专利范围第3项之半导体堆叠封装体,其中该槽沟系呈长扇状。5.依申请专利范围第1项之半导体堆叠封装体,另包含第一黏胶以黏着该第一半导体晶片及第一胶卷式自动黏着胶带。6.依申请专利范围第1项之半导体堆叠封装体,另包含第三黏胶以黏着该第二半导体晶片及第二胶卷式自动黏着胶带。7.依申请专利范围第1项之半导体堆叠封装体,另包含第二黏胶以黏着该第一胶卷式自动黏着胶带及晶片承座上表面。8.依申请专利范围第1项之半导体堆叠封装体,另包含第四黏胶以黏着该第二胶卷式自动黏着胶带及晶片承座下表面。9.依申请专利范围第1项之半导体堆叠封装体,其中该第一半导体晶片及第二半导体晶片系为一动态随机存取记忆体(DRAM)晶片。10.依申请专利范围第9项之半导体堆叠封装体,其中该第一半导体晶片及第二半导体晶片分别为一16M动态随机存取记忆体(DRAM)晶片。11.依申请专利范围第9项之半导体堆叠封装体,其中该第一半导体晶片及第二半导体晶片分别为一64M动态随机存取记忆体(DRAM)晶片。图式简单说明:第一图:美国专利第5,332,922号「多晶片半导体封装装置」之剖面图;第二图:美国专利第5,804,874号「具有复数个LOC型态半导体晶片之堆叠式晶片封装装置」之剖面图;第三图:本创作半导体堆叠封装体较佳实施例之上视图;第四图:本创作较佳实施例胶卷式自动黏着胶带及半导体晶片之剖面示意图;第五图:本创作胶卷式自动黏着胶带及半导体晶片结合之剖面示意图;第六图:本创作半导体堆叠封装体之剖面示意图,其中胶卷式自动黏着胶带及半导体晶片结合于导线架之晶片承座上下两侧;及第七图:本创作半导体堆叠封装体沿第三图之7-7剖线之剖面图。 |
