| 主权项 |
1.一种用于评估一种体半导体记忆体之记忆体晶胞资料内容所用之电路装置,沿着位元线及字元线配置此记忆体晶胞,其特征为:提供一电压补偿装置(1),此装置具有电压补偿元件(SKE),连接元件,使得在各情况中可达到各个邻位元线(BL)之电压耦合的目的。2.如申请专利范围第1项之电路装置,其中电压补偿元件(SKE)具有一指定予两位元线的电性补偿电阻(KW、KV)。3.如申请专利范围第1或2项之电路装置,其中设计及/或配置及/或控制电压补偿元件(SKE),且因此设定跨电压补偿元件之补偿压降,使相关记忆体晶胞之资料内容之一极微弱之“0"或一极微弱之“1"仍可由电路装置评估4.如申请专利范围第1或2项之电路装置,其中该电压补偿元件包含电晶体(KT、KC),此电晶体的第一电极端(汲极及电源)耦合至相邻之位元线且其第二电极端(汲极及源极)共同连接至电性补偿电阻。5.如申请专利范围第3项之电路装置,其中该电压补偿元件包含电晶体(KT、KC),此电晶体的第一电极端(汲极及电源)耦合至相邻之位元线且其第二电极端(汲极及源极)共同连接至电性补偿电阻。6.如申请专利范围第1或2项之电路装置,其中各位元线包含一对互补之位元线半处,其共同连接至一感测放大器装置。7.如申请专利范围第6项之电路装置,其中该电压补偿元件交替地连接至该位元线之位元线半处。8.如申请专利范围第6项之电路装置,其中该电压补偿元件的电晶体(KT、KC)同时为感测放大器装置(pSV、Nsv)的零件。9.如申请专利范围第7项之电路装置,其中该电压补偿元件的电晶体(KT、KC)同时为感测放大器装置(pSV、Nsv)的零件。10.如申请专利范围第1项之电路装置,其中各记忆体晶胞(CZ)具有一晶胞电容(CK)及一指定予该晶胞电容之选择电晶体(CT),该电晶体的电极端(汲极及源极)各别连接至位元线半处,该电晶体之控制端(闸极)连接至字元线。11.如申请专利范围第6项之电路装置,其中该感测放大器装置具有一p通道感测放大器及一n通道感测放大器。12.如申请专利范围第8项之电路装置,其中该感测放大器装置具有一p通道感测放大器及一n通道感测放大器。图式简单说明:第一图A示一同步DRAM半导体记忆体装置之晶胞阵列之细部结构,其包含电路装置以依据本发明之第一代表性实施例评估记忆体晶胞的资料容量。第一图B示一同步DRAM半导体记忆体装置之晶胞阵列之细部结构,该装置具有本发明第二代表性实施例之电路装置。第二图为应用第一图A或第一图B所示之本发明电路装置,读取一微弱“0"期间电压对时间的分布图。第三图为上述DRAM半导体记忆体晶胞之晶胞阵列的详细示意图。第四图为一正常“0"之评估的模拟。第五图表示上述电路装置之微弱“0"的评估的模拟。 |
