| 主权项 |
1.一种非挥发性记忆格,包括:一具有主动区的基底;主动区上的闸氧化物,隔离氧化物在闸氧化物的对侧从基底向上延伸,延伸的高度是闸氧化物宽度的80-160%,在闸氧化物上有一浮置闸,具有一薄的底壁及侧壁,它延伸到隔离氧化物的顶部,俾使侧壁的高度是底壁宽度的80-160%,一介电膜覆于浮置闸上,以及一控制闸在介电膜上,与浮置闸电容地耦合。2.如申请专利范围第1项的记忆格,其中浮置闸之底壁的厚度由100到1000。3.如申请专利范围第1项的记忆格,其中制造浮置闸系选用自复晶矽及非晶矽之群组中之矽材料。4.如申请专利范围第3项的记忆格,其中掺杂到矽材料中的材料选用自磷、砷或硼。5.如申请专利范围第1项的记忆格,其中闸氧化物的厚度由70到250。6.如申请专利范围第1项的记忆格,其中浮置闸的侧缘对齐控制闸的侧缘。7.如申请专利范围第1项的记忆格,其中浮置闸的两侧缘对齐控制闸的两侧缘。8.一种制造具有浮置闸之半导体元件的方法,其步骤包括:在基底中之主动区的两对侧成形隔离氧化物区,其在基底以上的高度大约是主动区之宽度的80到160%,在主动区上成形一闸氧化物层,在闸氧化物上沈积第一层矽,并沿着隔离氧化物区的侧边成形一浮置闸,浮置闸的底壁实质上与闸氧化物共同延伸,且侧壁的高度大约是底壁宽度的80到160%,在浮置闸上成形介电膜,以及在介电膜上沈积第二矽层以形成一控制闸,它与浮置闸电容地耦合。9.如申请专利范围第8项的方法,其中成形隔离氧化物区的方法是在基底上成形一临时层,其高度大约是主动区宽度的80到160%,沈积氧化物高于临时层的高度,将氧化物平坦化到临时层的高度,以及去除临时层。10.如申请专利范围第9项的方法,其中一部分的氧化物是沈积在基底中的浅沟中。11.如申请专利范围第8项的方法,其中成形隔离氧化物区的方法是在基底上成形一临时层,其高度是主动区宽度的80到160%,生长氧化物到高于临时层,将氧化物平坦化到临时层的高度,以及去除临时层。12.一种制造具有浮置闸之半导体元件的制程,其步骤包括:在基底上之主动区的两对侧成形隔离氧化物,在主动区的基底上成形闸氧化物,在闸氧化物上以及隔离氧化物的侧边及顶上沈积第一层矽,在第一层矽上成形一氮化物层,在氮化物层上成形一临时氧化物,将临时氧化物平坦化到氮化物的顶部,以露出隔离氧化物上的氮化物,并留下主动区内的临时氧化物,使用临时氧化物做为遮罩,蚀离隔离氧化物上的氮化物,留下主动区内的氮化物,去除主动区内的临时氧化物,使用主动区内的氮化物做为遮罩蚀离隔离氧化物上的矽,并留下主动区内的矽以形成浮置闸,它与隔离氧化物的侧壁对准,去除主动区内的氮化物以露出浮置闸,在浮置闸及隔离氧化物上成形介电膜,在介电膜上沈积第二层矽,并制作第二层矽的图案以形成控制闸,它经由介电膜与浮置闸电容地耦合。13.如申请专利范围第12项的制程,包括在第二层矽上定位一遮罩的步骤,并经由遮罩蚀刻控制闸及浮置闸,以使该两闸的侧缘对准。14.如申请专利范围第12项的制程,包括在成形第二层矽之前,经由第一遮罩蚀刻,在浮置闸成形一侧缘,以及在制作第二层图案期间,经由第二遮罩蚀刻以在浮置闸成形另一侧缘的步骤。15.一种制造具有浮置闸之半导体元件的制程,其步骤包括:在基底上之主动区的两对侧成形隔离区,在主动区的基底上成形闸氧化物,在闸氧化物上以及隔离区的侧边及顶上沈积第一层矽,在第一层矽上成形一氮经物层,将氮化物平坦化到与隔离区上的矽等高,使用主动区中的氮化物做为遮罩,将隔离区上方的矽蚀离,留下主动区中的矽以构成浮置闸,在浮置闸及隔离区上成形介电膜,在介电膜上成形第二矽层,以及制作第二矽层的图案以构成控制闸。16.如申请专利范围第15项的制程,包括在第一矽层掺杂的步骤,杂质选用自磷、砷或硼。17.如申请专利范围第16项的制程,其中第一矽层的掺杂是以离子植入穿过氮化物层进行。18.一种制造半导体元件的制程,其步骤包括:在基底上之主动区内成形浮置闸,在浮置闸上成形一控制闸,使用遮罩在控制闸与浮置闸上定义对准的侧缘,以及透过遮罩成形对准的侧缘。19.如申请专利范围第18项的制程,包括在成形控制闸前,先使用另一遮罩定义浮置闸之另一侧缘的步骤。20.一种制造半导体元件的制程,其步骤包括:在两隔离区之间的主动区定义一浮置闸,使用第一遮罩定义浮置闸垂直于隔离区的两侧缘,在浮置闸上成形控制闸,使用第二遮罩定义控制闸的两侧缘,以及,透过第二遮罩蚀刻以形成控制闸的两侧缘。21.一种记忆格:一具有主动区的基底,成形在基底主动区上方的氧化物层,位于氧化物层上方具有圆曲侧壁且较薄的浮置闸,位于浮置闸上方,与浮置闸垂直对准且实质上较浮置闸厚的控制闸,介于浮置闸与控制闸间的介电膜,位于控制闸一侧且面对浮置闸之圆曲侧壁的选择闸,介于浮置闸与选择闸间的隧道氧化物,以及从浮置闸圆曲侧缘延伸通过隧道氧化物到达选择闸的隧道路径,供抹除操作期间电子的移动。22.如申请专利范围第21项的记忆格,其中浮置闸的厚度大约100-1000,控制闸的厚度大约1500-3500。23.一种记忆格:一具有主动区的基底,成形在基底主动区上方的氧化物层,位于氧化物层上方具有圆曲侧壁且较薄的浮置闸,位于浮置闸之上实质上厚于浮置闸且与浮置闸垂直对准的介电膜,位于控制闸一侧且面对浮置闸之圆曲侧壁的选择闸,介于浮置闸与选择闸间的隧道氧化物,以及从浮置闸圆曲之侧缘延伸通过隧道氧化物到达选择闸的隧道路径,供抹除操作期间电子的移动。24.如申请专利范围第23项的记忆格,其中介电膜包括厚度大约50-300的底氧化物层,厚度大约1000-2000的氧化物层,以及厚度大约200-1000的顶氧化物层。25.如申请专利范围第23项的记忆格,其中介电膜包括厚度大约50-300的氧化物层,以及厚度大约1000-3000的氧化物层。26.一种记忆格:一具有主动区的基底,成形在基底主动区上方较薄的闸氧化物层,位于氧化物层上方具有圆曲侧壁且较薄的浮置闸,位于浮置闸上方,与浮置闸垂直对准且实质上较浮置闸厚的控制闸,介于浮置闸与控制闸间的介电膜,位于控制闸一侧且面对浮置闸之圆曲侧壁的选择闸,介于选择闸与浮置闸间较厚的氧化物层,成形于基底内的源区,且部分源区重叠于浮置闸的下方,以及从浮置闸圆曲之侧缘延伸通过闸氧化物层到达源区之重叠部分的隧道路径,供抹除操作期间电子的移动。27.如申请专利范围第26项的记忆格,其中闸氧化物层的厚度大约70-120,以及介于选择闸与浮置闸间之氧化物层的厚度大约200-1000。28.一种制造具有浮置闸、控制闸及选择闸之半导体元件的制程,其步骤包括:在矽基底上的主动区中成形氧化物层;在氧化物层上成形第一矽层;在第一矽层上成形介电膜;在介电膜上成形第二矽层;蚀离部分第二矽层以形成控制闸;使用控制闸做为遮罩,各向异性地蚀离部分介电膜与第一矽层,以形成控制闸下方的浮置闸;在基底及控制闸上成形第三矽层,且在控制闸侧边及上方的第三矽层形成一台阶;以及,各向异性地蚀刻第三矽层,以在控制闸边形成选择闸。29.如申请专利范围第28项的制程,其中第三矽层在控制闸上方之台阶的厚度小于其下方各层的总厚度。30.如申请专利范围第28项的制程,进一步包括在浮置闸上形成圆曲侧壁的步骤。31.如申请专利范围第30项的制程,其中的圆曲是侧壁的氧化所形成,是靠近下方氧化物层及上方介电膜之浮置闸的氧化速率较快所致。32.如申请专利范围第28项的制程,其中介电膜是在第一矽层上成形底氧化物层,在底氧化物层上成形氮化物层,以及在氮化物层上成形顶氧化物层而成。33.如申请专利范围第28项的制程,进一步的步骤包括在第三矽层上成形氮化物层,并各向异性地去除第三矽层之台阶肩部区域以外的氮化物。34.如申请专利范围第28项的制程,进一步的步骤包括在第三矽层上成形附加的氧化物层,并各向异性地去除第三矽层之台阶肩部区域以外的附加层。35.如申请专利范围第28项的制程,其中氧化物层的厚度大约70-250,第一矽层的厚度大约100-1000,介电膜的厚度大约120-500,第二矽层的厚度大约1500-3500,以及第三矽层的厚度大约2000-4000。36.如申请专利范围第28项的制程包括以选用自磷、砷或硼之杂质掺杂每一矽层的步骤。37.如申请专利范围第28项的制程,其中第一矽层的掺杂位准大约1017-1020/cm3。38.如申请专利范围第28项的制程,其中第二及第三矽层的掺杂位准大约1020-1021/cm3。39.一种制造半导体元件的制程,其步骤包括:在基底上的主动区成形氧化物层;在氧化物层上成形第一矽层;在第一矽层上成形较厚的介电膜;各向异性地蚀刻较厚的介电膜,以在主动区上形成一台阶;使用台阶做为遮罩,各向异性地蚀刻第一矽层,以在主动区上形成浮置闸;在基底及台阶上成形第二矽层;以及各向异性地蚀刻第二矽层,以在浮置闸边形成一选择闸。40.如申请专利范围第39项的制程,其中成形介电膜的方法是成形厚度大约50-300的底氧化物层,在底氧化物层上成形厚度大约1000-2000的氧化物层,以及在氧化物层上成形厚度大约200-1000的顶氧化物层。41.如申请专利范围第39项的制程,其中成形介电膜的方法是在第一矽层上成形厚度大约50-300的底氧化物层,以及在底氧化物层上成形厚度大约1000-3000的氧化物层。42.如申请专利范围第39项的制程,其中第二矽层的厚度小于台阶的高度。43.如申请专利范围第39项的制程,进一步包括将浮置闸的侧壁成形为圆曲的步骤。44.如申请专利范围第43项的制程,其中圆曲是侧壁的氧化所造成,原因是靠近下方氧化物层及上方介电膜之浮置闸的氧化速率较快。图式简单说明:第一图是习知技术之浅沟隔离的浮置闸记忆体元件的横剖面图。第二图是习知技术之LOCOS隔离的浮置闸记忆体元件的横剖面图。第三图是习知技术之堆叠闸记忆格阵列的顶视平面图。第四图是习知技术之分割闸记忆格阵列的顶视平面图。第五图A-第五图H的横剖面图说明按本发明使用浅沟隔离制造堆叠闸或分割闸记忆格之制程步骤的实施例。第六图是按第五图A-第五图H之制程所制程之堆叠闸记忆体元件的顶视平面图。第七图是沿第六图之7-7线的横剖面图。第八图A-第八图E的横剖面图说明按本发明使用LOCOS隔离制造堆叠闸或分割闸记忆格之制程步骤的实施例。第九图是按第八图A-第八图E之制程所制造之分割闸记忆格阵列的顶视平面图。第十图是沿第九图之10-10线的横剖面图。第十一图A及第十一图B的横剖面图说明按本发明使用浅沟隔离制造并挥发性记忆体元件之另一制程步骤的实施例。第十二图A及第十二图B的横剖面图说明按本发明使用LOCOS隔离制造非挥发性记忆体元件之另一制程步骤的实施例。第十三图A-第十三图G的横剖面图说明制造具有自对准浮置闸、控制闸及选择闸之快闪记忆格之制程步骤的实施例。第十四图的剖面图是具有自对准浮置闸及选择闸但无控制闸之快闪记忆格的一实施例。第十五图的横剖面图是具有自对准浮置闸、控制闸及选择闸之快闪记忆格的另一实施例。第十六图–第十九图的顶视图是使用第十三图G、第十四图及第十五图之记忆格的记忆格阵列。第二十图及第二十一图是第十六图–第十九图之记忆格阵列的电路图。 |
