| 主权项 |
1.一种半导体元件制程,系用于形成一半导体元件,使该半导体元件中包含以多晶矽材质之电阻,该半导体元件制程至少包含:形成第一多晶矽层于一晶圆上,该晶圆至少包含第一绝缘层;将该第一多晶矽层图案化,以形成第一多晶矽图案于该第一绝缘层上;形成阻挡层于该第一绝缘层上并覆盖住该第一多晶矽图案;对于该阻挡层施以一快速热处理步骤(Rapid ThermalProcess:RTP);形成第二绝缘层于该阻挡层上;以及形成护层于该第二绝缘层上,以形成该半导体元件,其中该护层的氢原子渗透到该阻挡层时,被经过该快速热处理步骤所处理的该阻挡层挡住而无法渗透过该阻挡层。2.如申请专利范围第1项之半导体元件制程,其中上述之半导体元件制程使用到自对准制程(Self-Align Contact:SAC)。3.如申请专利范围第1项之半导体元件制程,其中上述之多晶矽层形成于该晶圆上时,该晶圆更包含第二绝缘层、第二多晶矽图案、第三绝缘层、导线、字元线、位元线、电晶体、电容以及周边电路,该导线、字元线、位元线、电晶体、电容以及周边电路被该第三绝缘层所覆盖,该第二多晶矽图案形成于该第二绝缘层以及该第三绝缘层之间。4.如申请专利范围第1项之半导体元件制程,其中上述之阻挡层可以由氮化矽,在摄氏620至680度的制程中所形成,并且其厚度大约为40-100埃(Angstrom)。5.如申请专利范围第1项之半导体元件制程,其中上述之快速热处理之温度不低于1000℃。6.如申请专利范围第1项之半导体元件制程,其中上述之护层可以用氮化矽所构成。7.一种半导体元件制程,系用于形成一半导体元件,使该半导体元件中包含以多晶矽材质之电阻,该半导体元件制程至少包含:形成第一多晶矽层于一晶圆上,该晶圆至少包含第一绝缘层以及蚀刻停止层,该蚀刻停止层位于该第一绝缘层下方;将该第一多晶矽层图案化,以形成第一多晶矽图案于该第一绝缘层上;形成阻挡层于该第一绝缘层上并覆盖住该第一多晶矽图案,且该阻挡层之材质与该蚀刻停止层之材质相同,且该阻挡层之厚度小于该蚀刻停止层之厚度;对于该阻挡层施以一快速热处理步骤(Rapid ThermalProcess;RTP);形成第二绝缘层于该阻挡层上;以及形成护层于该第二绝缘层上,以形成该半导体元件,其中该护层的氢原子渗透到该阻挡层时,被经过该快速热处理步骤所处理的该阻挡层挡住而无法渗透过该阻挡层。8.如申请专利范围第7项之半导体元件制程,其中上述之半导体元件为记忆体,其中上述之半导体元件制程使用到自对准制程(Self-Align Contact:SAC)。9.如申请专利范围第7项之半导体元件制程,其中上述之多晶矽层形成于该晶圆上时,该晶圆更包含第二绝缘层、第二多晶矽图案、第三绝缘层、导线、字元线、位元线、电晶体、电容以及周边电路,该导线、该字元线、该电晶体以及该周边电路系被该蚀刻停止层所覆盖,该第二多晶矽图案形成于该第二绝缘层以及该第三绝缘层之间。10.如申请专利范围第9项之半导体元件制程,其中上述之阻挡层可以由氮化矽,在摄氏620至680度的制程中所形成,并且其厚度大约为40-100埃(Angstrom)。11.如申请专利范围第7项之半导体元件制程,其中上述之快速热处理之温度不低于1000℃。12.如申请专利范围第7项之半导体元件制程,其中上述之护层可以用氮化矽所构成。13.一种记忆体制程,系用于形成一记忆体,使该记忆体中包含以多晶矽为材质之电阻,该记忆体制程至少包含:形成第一多晶矽层于一晶圆上,该晶圆上至少包含:闸极结构,系形成于底材上;蚀刻停止层,系形成于该晶圆上,以覆盖在该闸极结构以及该底材表面;第二绝缘层,形成于该蚀刻停止层上;第二多晶矽图案,系形成于该第一绝缘层上;以及第二绝缘层,系形成于该第一绝缘层上,并且覆盖住该第二多晶矽图案;将该第三多晶矽层图案化,以形成第三多晶矽图案于该第二绝缘层上;形成阻挡层于该第二绝缘层上并覆盖住该第三多晶矽图案,且该阻挡层之材质与该蚀刻停止层之材质相同,且该阻挡层之厚度小于该蚀刻停止层之厚度;对于该阻挡层施以一快速热处理步骤(Rapid ThermalProcess:RTP);形成第三绝缘层于该阻挡层上;以及形成护层于该第三绝缘层上,以形成该记忆体,其中该护层的氢原子渗透到该阻挡层时,被经过该快速热处理步骤所处理的该阻挡层挡住而无法渗透过该阻挡层。14.如申请专利范围第13项之记忆体制程,其中上述之第三绝缘层于该阻挡层上之后,在该护层于该第三绝缘层上之前,该记忆体制程更包含:以一蚀刻剂连续蚀刻该第三绝缘层、该阻挡层、该第二绝缘层以及该第一绝缘层,以形成接触窗而裸露出该蚀刻停止层;以及将该接触窗中填入金属以形成插塞。15.如申请专利范围第13项之记忆体制程,其中上述之阻挡层可以由氮化矽,在摄氏620至680度的制程中所形成,并且其厚度大约为40-100埃(Angstrom)。16.如申请专利范围第13项之记忆体制程,其中上述之快速热处理步骤之温度不低于1000℃。17.如申请专利范围第13项之记忆体制程,其中上述之护层可以用氮化矽所构成。18.一种具自对准接触之记忆体制程,系用于形成一记忆体,使该记忆体中包含以多晶矽为材质之电阻,该记忆体制程至少包含:形成第一多晶矽层于一晶圆上,该晶圆上至少包含:闸极结构,系形成于底材上;蚀刻停止层,系形成于该晶圆上,以覆盖在该闸极结构以及该底村表面;第一绝缘层,形成于该蚀刻停止层上;第二多晶矽图案,系形成于该第一绝缘层上;以及第二绝缘层,系形成于该第一绝缘层上,并且覆盖住该第二多晶矽图案;将该第三多晶矽层图案化,以形成第三多晶矽图案于该第二绝缘层上;形成阻挡层于该第二绝缘层上并覆盖住该第三多晶矽图案,且该阻挡层之材质与该蚀刻停止层之相同,且该阻挡层之厚度小于该蚀刻停止层之厚度;对于该阻挡层施以一快速热处理步骤(Rapid ThermalProcess:RTP):形成第三绝缘层于该阻挡层上;以及以一蚀刻剂连续蚀刻该第三绝缘层、该阻挡层、该第二绝缘层以及该第一绝缘层,以形成接触窗而裸露出该蚀刻停止层;将该接触窗中填入金属以形成插塞;以及形成护层于该第三绝缘层上,以形成该记忆体,其中该护层的氢原子渗透到该阻挡层时,被经过该快速热处理步骤所处理的该阻挡层挡住而无法渗透该阻挡层。19.如申请专利范围第18项之记忆体制程,其中上述之阻挡层可以由氮化矽,在摄氏620至680度的制程中所形成,并且其厚度大约为40-100埃(Angstrom)。20.如申请专利范围第18项之记忆体制程,其中上述之快速热处理之温度不低于1000℃。21.如申请专利范围第18项之记忆体制程,其中上述之护层可以用氮化矽所构成。图式简单说明:第一图显示的是一半导体结构的剖面图,其中是以习之技术,亦即用来阻挡护层中氢原子渗透到多晶矽层的是其上的金属层;第二图显示的是依据本发明的一较佳实施例,用以形成记忆体的半导体制程中,形成第一绝缘层之后,与形成多晶矽层之前的半导体结构剖面图,其中记忆体的记忆胞区域与周边区域之高度差为h;第三图显示的是用以形成记忆体的半导体制程中,依据本发明的一较佳实施例,形成多晶矽层之后接着形成薄氮化矽层,然后再形成护层之后的半导体结构剖面图,其中位于记忆体的记忆胞区域与周边区域上的薄氮化矽层之高度差也为h:以及第四图为用以形成记忆体的半导体制程中,依据本发明的一较佳实施例,用自对准制程形成接触窗,使得形成接触窗的蚀刻步骤停在蚀刻停止层(氮化矽层)之后的半导体结构剖面图。第五图(a)与第五图(b)显示电阻的分布情形,由图中可知以全面性SiN顶层(SiN all cap)(未图示)并将1000RTP(快速热制程)移到SiN层沉积完之后为最佳。其中第五图(a)所显示者,其多晶矽结构上有金属顶层(metal cap),第五图(b)所显示者,其多晶矽结构上并无金属顶层(metal cap),比较两图差异可知氢原子入侵对多晶矽电阻値的影响。 |
