| 主权项 |
1.一种在具有多重(plurality)内连线层设计的积体电路中达成设计变更的方法,包括:在积体电路中提供多重备用电路单元,一开始这些多重备用电路单元是处于无作用状态,每一个电路单元的讯号端点可从一个单一分层上进行存取的动作;再设计单一分层,以启动并加入多重备用电路单元到该积体电路中。2.如申请专利范围第1项所述之方法,其中再设计单一分层,更包括启动并加入电路单元至多重备用电路单元中。3.如申请专利范围第2项所述之方法,其中多重备用电路单元中的电路单元不需改变积体电路中任何其他分层就可以加入电路之中。4.如申请专利范围第1项所述之方法,其中单一内连线层是多层金属层积体电路中的第一层金属层。5.如申请专利范围第1项所述之方法,其中多重备用电路单元包含多重闸阵列单元。6.如申请专利范围第1项所述之方法,其中多重备用电路单元中的每一个电路单元包括一个多晶矽内连结结构,此结构可以透过一个内分层的内连接结构和单一内连线层相连。7.如申请专利范围第1项所述之方法,其中多重备用电路元件中的每一个电路单元包括一个连接到电压供应滙流排的存取点,此存取点允许电压讯号由电压供应滙流排传至电路单元的端点。8.一种使用在积体电路中设计变更上的备用电路单元,包含一多重内连线层,以及,包括:一第一个电路元件有第一个端点,第二个端点和第三个端点;而且,在积体电路中由一个单一内连线层形成的多重存取结构包含第一个,第二个和第三个存取结构,这些存取结构是伴随着第一个,第二个和第三个端点;该第一个电路元件是藉由重新设计单一内连线层而选择性的加入积体电路的设计变更之中。9.如申请专利范围第8项所述的备用电路单元,还包括具备第四个、第五个和第六个端点的第二电路元件,其中的多重存取结构包括第四个、第五个和第六个存取结构耦合(Couple)到前述第四个、第五个和第六个端点;该第一个和第二个电路元件可以藉由改变单一内连线层而选择性加入积体电路的变更之中。10.如申请专利范围第8项所述的备用电路单元,其中第一个、第二个和第三个存取结构在第一个金属分层上形成,此积体电路是一个包含多层金属层的结构。11.如申请专利范围第8项所述的备用电路单元,其中多重存取结构还包含一个第一电压供应存取结构耦合到一个第一电压供应滙流排及第一个、第二个和第三个存取结构,藉以使第一个电路单元不动作。12.如申请专利范围第11项所述的备用电路单元,其中当第一电压供应存取结构被加入积体电路的设计变更时,至少和第一个、第二个或第三个存取结构中的其中一个结构保持电性分离的关系。13.如申请专利范围第9项所述的备用电路单元,还包含一个由有异于单一内连线层的内连线层所形成的第一内连接轨道,而且该轨道和第一个及第二个电路元件呈电性分离;其多重存取结构包含一个第一内连接轨道存取结构耦合到第一内连接轨道。14.如申请专利范围第13项所述的备用电路单元,还包含一个由有异于单一内连线层及第一内连接轨道的内连线层所形成的第二内连接轨道,而且这个轨道和第一个及第二个电路元件呈电性分离;其多重存取结构包含一个第二内连接轨道存取结构耦合到第二内连接轨道。15.如申请专利范围第14项所述的备用电路单元,其中内部的单一、第一和第二内连线层分别由第一金属层、第二金属层及多晶矽层所构成。16.如申请专利范围第9项所述的备用电路单元,其中第一个和第二个电路单元都包含一个场效电晶体。17.如申请专利范围第9项所述的备用电路单元,其中内部的多重存取结构还包含第二和第三电压供应存取结构,该第二和第三电压供应存取结构分别和第二及第三电压供应滙流排相连。图式简单说明:第一图本图示是用以说明在传统的设计变更方案中,事先选取的备用逻辑闸。第二图本图示是用以说明在另一种传统的设计变更方案中使用到的备用闸阵列单元结构。第三图本图示是用以说明传统的闸阵列单元结构的电路布局图。第四图本图示是一个区块图(block diagram),用以说明根据本发明所设计的闸阵列单元结构的电路布局架构。第五图本图示是用以说明根据本发明所设计的闸阵列单元电路。第六图本图示是用以说明根据本发明所设计的闸阵列单元结构的横截面图。第七图本图示是用以说明根据本发明所设计的闸阵列单元结构的电路布局图。第八图A-第八图H这些图示是用以说明在第七图中显现的闸阵列单元结构的各层设计图。 |
