| 主权项 |
1.一种高压元件结构,该结构包括:一第一型半导体基底;一渠沟结构,设在该第一型半导体基底中,用以定义出一主动区;一闸极,设在该半导体基底上的该主动区中;一第二型浅掺杂区,设在该闸极与该渠沟结构之间的该第一型半导体基底中;以及一第二型源/汲极区,设在该第二型浅掺杂区中,该第二型源/汲极区与该架沟结构相邻,且在该第二型源/汲极区与该闸极之间有一补偿距离。2.如申请专利范围第1项所述之结构,其中该第一型半导体基底系掺杂P型离子,该第二型浅掺杂区与该第二型源/汲极区系掺杂N型离子。3.如申请专利范围第1项所述之结构,其中更包括在该闸极与该第一型半导体基底之间有一薄闸极氧化层。4.如申请专利范围第1项所述之结构,其中更包括在该渠沟结构下方有一第一型浓掺杂区。5.如申请专利范围第4项所述之结构,其中该第一型半导体基底的离子浓度比该第一型浓掺杂区的离子浓度低。6.如申请专利范围第1项所述之结构,其中该渠沟结构的材料系为二氧化矽。7.如申请专利范围第1项所述之结构,其中该第二型源/汲极区的离子浓度比该第二型浅掺杂区的离子浓度高。8.如申请专利范围第1项所述之结构,其中该闸极的材料包括多晶矽。9.如申请专利范围第1项所述之结构,其中该补偿距离约0.3-0.6m。10.一种高压元件结构,用于制作快闪记忆体元件,该结构包括:一第一型半导体基底;一渠沟隔离结构,设在该第一型半导体基底中,用以定义出一主动区;一闸极,设在该半导体基底上的该主动区中;一第二型浅掺杂区,设在该闸极两侧之该第一型半导体基底中,且与该架沟隔离结构相连;以及一第二型源/汲极区,设在该第二型浅掺杂区中,该第二型源/汲极区与该架沟隔离结构相邻,且在该第二型源/汲极区与该闸极之间有一补偿距离。11.如申请专利范围第10项所述之结构,其中该闸极包括有一浮置闸与一控制闸。12.如申请专利范围第10项所述之结构,其中该第一型半导体基底系掺杂P型离子,该第二型浅掺杂区与该第二型源/汲极区系掺杂N型离子。13.如申请专利范围第10项所述之结构,其中该第一型半导体基底系掺杂N型离子,该第二型浅掺杂区与该第二型源/汲极区系掺杂P型离子。14.如申请专利范围第10项所述之结构,其中更包括在该闸极与该第一型半导体基底之间有一薄闸极氧化层。15.如申请专利范围第10项所述之结构,其中更包括一第一型浓掺杂区,设在该架沟隔离结构下方的该第一型半导体基底中。16.如申请专利范围第15项所述之结构,其中该第一型半导体基底的离子浓度比该第一型浓掺杂区的离子浓度低。17.如申请专利范围第10项所述之结构,其中该架沟隔离结构的材料系为二氧化矽。18.如申请专利范围第10项所述之结构,其中该第二型源/汲极区的离子浓度比该第二型浅掺杂区的离子浓度高。19.如申请专利范围第10项所述之结构,其中该闸极的材料包括多晶矽。20.如申请专利范围第10项所述之结构,其中该补偿距离约0.3-0.6m。图式简单说明:第一图A绘示习知一种高压元件结构的俯视示意图;第一图B绘示习知一种高压元件结构的剖面示意图;第二图A绘示根据本创作之一较佳实施例,一种高压元件结构的俯视示意图;以及第二图B绘示根据本创作之一较佳实施例,一种高压元件结构的剖面示意图。 |
