| 主权项 |
1.一种在半导体底材上形成沟渠隔离结构之方法,该方法至少包括下列步骤:提供一半导体底材,其中该半导体底材可区分为彼此相邻之第一区域与第二区域;形成罩幂层于该半导体底材上;蚀刻该罩幂层以曝露出位于该第一区域与该第二区域中之部份该半导体底材上表面;形成第一光阻层于该半导体底材上,以覆盖该第二区域,且曝露出该第一区域;使用该第一光阻层与该罩幂层作为罩幂,对该半导体底材进行具一倾斜角之离子掺杂程序,以便在曝露的部份半导体底材表面形成第一掺杂区域,其中该第一掺杂区域并延伸至该罩幂层底部之该半导体底材中;移除该第一光阻层;形成第二光阻层于该半导体底材,以覆盖该经一区域,且曝露出该第二区域;使用该第二光阻层与该罩幂层作为罩幂,对该半导体底材进行具一倾斜角之离子掺杂程序,以形成第二掺杂区域于曝露之部份该半导体底材表面,其中该第二掺杂区域延伸至该罩幂层底部之该半导体底材中;移除该第二光阻层;使用该罩幂层作为蚀刻罩幂,对该半导体底材进行蚀刻程序,以移除部份该第一掺杂区域与部份该第二掺杂区域,并形成沟渠于该半导体底材中,其中邻接该罩幂层底部之该沟渠侧壁上,具有残留之部份该第一掺杂区域与部份该第二掺杂区;且形成浅沟渠隔离结构于该沟渠中。2.如申请专利范围第1项之方法,其中上述之第一区域为用以定义PMOS元件之PMOS区域,且该第二区域为用来定义NMOS元件之NMOS区域。3.如申请专利范围第2项之方法,其中上述之第一掺杂区域为n型掺杂区域,而该第二掺杂区域为p型掺杂区域。4.如申请专利范围第3项之方法,其中上述之n型掺杂区域是使用磷或砷作为掺质而加以形成,且该p型掺杂区域是使用硼或二氟化硼作为掺质而加以形成。5.如申请专利范围第2项之方法,其中上述之第一掺杂区域为p型掺杂区域,而该第二掺杂区域为n型掺杂区域。6.如申请专利范围第5项之方法,其中上述之n型掺杂区域是使用磷或砷作为掺质而加以形成,且该p型掺杂区域是使用硼或二氟化硼作为掺质而加以形成。7.如申请专利范围第1项之方法,其中上述之罩幂层是由氮化材料与氧化材料之复合层所构成。8.如申请专利范围第1项之方法,其中上述蚀刻该半导体底材之步骤,是使用非均向性蚀刻程序来进行。9.如申请专利范围第1项之方法,其中上述第一区域内之该半导体底材中具有一N-井区域,且该第二区域内之该半导体底材中具有一P-井区域。10.如申请专利范围第9项之方法,其中上述之第一掺杂区域,是使用磷或砷作为掺质而形成的n型掺杂区域,而该第二掺杂区域,是使用硼或二氟化硼作为掺质而形成之p型掺杂区域。11.如申请专利范围第9项之方法,其中上述之第一掺杂区域,是使用硼或二氟化硼作为掺质而形成之p型掺杂区域,而该第二掺杂区域,是使用磷或砷作为掺质而形成的n型掺杂区域。12.一种在半导体底材上形成沟渠隔离结构之方法,该方法至少包括下列步骤:提供一半导体底材,其中该半导体底材可区分为彼此相邻之PMOS区域与NMOS区域,且其中该PMOS区域用以定义PMOS元件,而该NMOS区域用以定义NMOS元件;形成氮化层于该半导体底材上,且覆盖该PMOS区域与该NMOS区域;形成氧化层于该氮化层之上;蚀刻该氮化层与该氧化层,以形成开口图案于该氮化层与该氧化层中,并曝露出位于该PMOS区域与该NMOS区域中之部份该半导体底材上表面;形成第一光阻层于该半导体底材与该氧化层之上,以覆盖该NMOS区域,且曝露出该PMOS区域;使用该第一光阻层与该氧化层作为罩幂,对该半导体底材进行离子掺杂程序,以便在PMOS区域中所曝露之部份半导体底材上,形成n型掺杂区域,其中该离子掺杂程序是以倾斜角度进行,以便该n型掺杂区域可延伸至该氮化层底部之该半导体底材中;移除该第一光阻层;形成第二光阻层于该半导体底材与该氧化层之上,以覆盖该PMOS区域,且曝露出该NMOS区域;使用该第二光阻层与该氧化层作罩幂,对该半导体底材进行离子掺杂程序,以形成p型掺杂区域于NMOS区域中所曝露之部份该半导体底材上,其中该离子掺杂程序是以倾斜角度进行,以便该p型掺杂区域可延伸至该氮化层底部之该半导体底材中;移除该第二光阻层;使用该氧化层作为蚀刻罩幂,对该半导体底材进行蚀刻程序,以便移除未被该氮经层所覆盖之该n型掺杂区域与该p型掺杂区域,且形成沟渠于该PMOS区域与该NMOS区域内之该半导体底材中,其中位于该PMOS区域中之沟渠侧壁上缘,具有部份残留之n型掺杂区域,而位于该NMOS区域中之沟渠侧壁上缘,则具有部份残留之p型掺杂区域;且形成浅沟渠隔离结构于该沟渠中。13.如申请专利范围第12项之方法,其中在形成氮化层之前,更包括形成第一氧化层于该半导体底材表面上,以防止该氮化层对该半导体底材表面造成损害。14.如申请专利范围第12项之方法,其中在蚀刻该氮化层与该氧化层之前,更包含下列步骤:形成抗反射层于该氧化层上,以提高微影解析度;且形成光阻层于该抗反射层之上,其中该光阻层上具有用以定义沟渠图案之开口。15.如申请专利范围第12项之方法,其中上述之p型掺杂区域,是使用硼或二氟化硼作为掺质而形成。16.如申请专利范围第12项之方法,其中上述之n型掺杂区域,是使用磷或砷作为掺质而形成。图式简单说明:第一图为半导体晶片之俯视图,显示定义于半导体底材上表面之闸极结构与主动区域;第二图为半导体晶片之截面图,显示根据传统技术所定义之MOS电晶体;第三图为半导体晶片之截面图,显示根据传统技术使用浅沟渠隔离结构来定义MOS电晶体其主动区域之步骤;第四图为半导体晶片之截面图,显示根据传统技术形成掺杂区域于浅沟渠隔离结构底部,以降低次启始漏泄之步骤;第五图为半导体晶片之截面图,显示根据本发明形成氧化层、氮化层、抗反射层与光阻层于半导体底材上之步骤;第六图为半导体晶片之截面图,显示根据本发明蚀刻氮化层与氧化层以曝露出部份半导体底材表面之步骤;第七图为半导本晶片之截面图,显示根据本发明进行离子掺杂程序,以形成掺杂区域于半导体底材表面之步骤;第八图为半导体晶片之截面图,显示根据本发明进行离子掺杂程序,以形成掺杂区域于半导体底材表面之步骤;第九图为半导体晶片之截面图,显示根据本发明对半导体底材进行蚀刻,以形成沟渠结构于半导体底材中之步骤;第十图为半导体晶片之截面图,显示根据本发明形成浅沟渠隔离结构于沟渠中之步骤;第十一图为半导体晶片之截面图,显示根据本发明进行离子掺杂程序,以形成N型井于半导体底材中之步骤;第十二图为半导体晶片之截面图,显示根据本发明进行离子掺杂程序,以形成p型井于半导体底材中之步骤;且第十三图为半导体晶片之截面图,显示根据本发明形成多晶矽层、多晶矽化金属层于半导体底材上,以定义MOS电晶体之步骤。 |
