| 主权项 |
1.一种记忆体单胞配置,其记忆元件之电阻表示一 种资讯且可受到磁场所影响,其特征为: –记忆体单胞包含记忆元件及电晶体,它们系串联 相接, –设有写入线(SLa)及与写入线相垂直而延伸之电 性上与电晶体相连接之位元线(Ba),这些线在记忆 元件之区中相交且此二种线用来产生磁场, –为了控制电晶体须设置一种闸极线(GLa),其系垂 直于位元线(Ba)而延伸,资讯则可经由位元线(Ba)而 读出。2.如申请专利范围第1项之记忆体单胞配置, 其中记忆体单胞连接在位元线(Ba)和记忆体单胞所 共用之电压端点之间。3.如申请专利范围第2项之 记忆体单胞配置,其中写入线(SLf)及闸极线(GLf)相 叠合。4.如申请专利范围第1项之记忆体单胞配置, 其中记忆体单胞连接在位元线(Bg)和写入线(SLg)之 间。5.如申请专利范围第1至第4项中任一项之记忆 体单胞配置,其中电晶体和记忆元件重叠地配置者 。6.如申请专利范围第5项之记忆体单胞配置,其中 –电晶体之第一源极/汲极区(1S/Da)经由接触区(Ka) 而与配置于电晶体上方之记忆元件在电性上相连 接, –写入线(SLa)配置在记忆元件下方及接触区(Ka)旁 侧且藉由隔离区(Ia)而与记忆元件相隔离, –记元件是与配置于记忆元件上方之位元线(Ba)在 电性上相连接。7.如申请专利范围第1至第4项中任 一项之记忆体单胞配置,其中 –电晶体是以平面式MOS电晶体构成, –沿着位元线(BC)而相邻之记忆体单胞之电晶体是 以成对(pair)方式而具有一种共同之第二源极/汲极 区(2S/Dc)。8.如申请专利范围第6项之记忆体单胞配 置,其中 –电晶体是以平面式MOS电晶体构成, –沿着位元线(BC)而相之记忆体单胞之电晶体是 以成对(pair)方式而具有一种共同之第二源极/汲极 区(2S/Dc)。9.如申请专利范围第6项之记忆体单胞配 置,其中 –电晶体是以垂直式MOS电晶体构成, –在半导体结构(STa)中第一源极/汲极区(1S/Da)配置 于通道区(KAa)上方, –闸极线(GLa)配置于半导体结构(STa)之第一边缘处 , –此种元件(其可防止通道之形成)邻接于半导体 结构(STa)之与第一边缘相面对之第二边缘, –闸极线(GLa)(其可控制此种沿着位元线(Ba)而相邻 之记忆体单胞之电晶体)是配置在半导体结构(STa) 之第二边缘。10.如申请专利范围第9项之记体单胞 配置,其中电晶体之第二源极/汲极区(2S/Da)是以一 般性之层来构成且与电压相连接。11.如申请专利 范围第1至第4项之记体单胞配置,其中 –记忆元件包含至少一个磁性层(F1a,F2a),其需要不 同之门限磁场以便改变其磁化方向,另有一个配置 于此二个磁性层之间的非磁性层(Ea), –须接触此记忆元件,使电流垂直于其各层(F1a,F2a, Ea)而流动。12.如申请专利范围第6项之记忆体单胞 配置,其中 –记忆元件包含至少一个磁性层(F1a,F2a),其需要不 同之门限磁场以便改变其磁化方向,另有一个配置 于此二个磁性层之间的非磁性层(Ea), –须接触此记忆元件,使电流垂直于其各层(F1a,F2a, Ea)而流动。13.如申请专利范围第7项之记忆体单胞 配置,其中 –记忆元件包含至少一个磁性层(F1a,F2a),其需要不 同之门限磁场以便改变其磁化方向,另有一个配置 于此二个磁性层之间的非磁性层(Ea), –须接触此记忆元件,使电流垂直于其各层(F1a,F2a, Ea)而流动。14.如申请专利范围第9项之记忆体单胞 配置,其中 –记忆元件包含至少一个磁性层(F1a,F2a),其需要不 同之门限磁场以便改变其磁化方向,另有一个配置 于此二个磁性层之间的非磁性层(Ea), –须接触此记忆元件,使电流垂直于其各层(F1a,F2a, Ea)而流动。15.一种记忆体单胞配置之制造方法,其 特征为: –记忆元件之电阻表示一种资讯且可受磁场所影 响, –产生一些基本上互相平行延伸之沟渠(Ga),于是 产生一些条形之半导体结构(STa), –产生垂直式电晶体之第一源极/汲极区(1S/Da)及 其下方之通道区(KAa)以作为半导体结构(STa)之一部 分, –至少在半导体结构(STa)之边缘之一部份上藉由 倾斜式植入而产生通道停止区(Ca), –在沟渠(Ga)中产生闸极线(GLa)以便控制电晶体, –在沟渠(Ga)中产生闸极线(GLa)以便控制电晶体, –此种记忆元件是与一个电晶体相连接,于是可形 成记忆体单胞, –位元线(Ba)是垂直于闸极线(GLa)而产生且与记忆 体单胞相连接, –写入线(SLa)垂直于位元线(Ba)而产生且在记忆元 件之区域中与位元线(Ba)相交。16.如申请专利范围 第15项之方法,其中 –须藉由二个遮罩式倾斜式植入来产生通道停止 区(Ce),使其沿着半导体结构(Ste)而交替地配置在半 导体结构(Ste)之第一边缘和第二边缘上, –在每一沟渠(Ge)中产生二条闸极线(Gle),其中须沈 积导电性材料且进行回蚀刻直至闸极线(Gle)以间 隔层形式产生为止。17.如申请专利范围第15或第16 项之方法,其中 –在电晶体之第一源极/汲极区(1S/Da)上产生一种 接触区(Ka), –在接触区(Ka)旁产生此种由软性材料(其用作接 触区(Ka)之材料)所构成之写入线(Sla),其中此写入 线(SLa)之上表面是与接触区(Ka)之上表面处于同一 高度或较高, –藉由此学机械式抛光法使写入线(SLa)整平直至 接触区(Ka)稍为凸出为止, –在写入线(SLa)上产生一种隔离区(Ia),其中须沈积 一种隔离材料且将之整平直至接触区(Ka)之上表面 为止, –在隔离区(Ia)上方以及接触区(Ka)上方及邻接于 接触区(Ka)处产生记元件以作为记忆体单胞之一部 份, –在记忆元件上方产生此种垂直于写入线(SLa)而 延伸之位元线(Ba)且此位元线(Ba)在电性上与记忆 元件相连接。18.如申请专利范围第15或第16项之方 法,其中 –在产生电晶体之后产生一种隔离层(1a),隔离层 中产生上述之接触区(Ka), –藉助于条形之遮罩(M2a)(其一部份重叠于接触区( Ka))而对隔离层(1a)进行蚀刻,然后沈积导电性材料 且进行回蚀刻或整平,这样即可产生上述之写入线 (SLa)。19.如申请专利范围第17项之方法,其中 –在产生电晶体之后产生一种隔离层(1a),隔离层 中产生上述之接触区(Ka), –藉助于条形之遮罩(M2a)(其一部份重叠于接触区( Ka))而对隔离层(1a)进行蚀刻,然后沈积导电性材料 且进行回蚀刻或整平,这样即可产生上述之写入线 (SLa)。20.如申请专利范围第18项之方法,其中须切 割上述之隔离层(1f)直至闸极线(GLf)裸露为止。图 式简单说明: 第一图a在第一层,第二层,条形之掺杂区及第一遮 罩产生之后第一基体之横切面。 第一图b在第一图a之步骤之后第一基体之与第一 图a之横切面相垂直之横切面。 第二图在沟渠,半导体结构,第一源极/汲极区,通道 区,第二源极/汲极区及通道停止区产生之后第一 图a之横切面。 第三图a在产生闸极介电质,闸极线,第一隔离层,分 隔层,接触区及写入线之后第二图之横切面。 第三图b在第三图a之步骤之后第一图b之横切面。 第三图c第一基体之俯视图,其中显示沟渠,接触区 和第二遮罩。 第四图a在隔离区,第一磁性层,非磁性层,第二磁性 层,第二隔离层,位元线以及第四遮罩产生之后第 三图a图之横切面。 第四图b在第四图a之步骤之后第三图b之横切面。 第四图c第一MRAM单胞配置之电路图。 第五图a在第一层,第二层,第三层以及第一遮罩产 生之后第二基体之横切面。 第五图b在第五图a之步骤之后第二基体之与第五 图a之横切面相垂直之横切面。 第六图a在产生栅格形式之凹口,半导体结构,闸极 介电质,第一源极/汲极区,通道区,第二源极/汲极 区及闸极线之后第五图a之横切面。 第六图b在第六图a图之步骤之后第五图b之横切面 。 第七图a图在第一隔离层,分隔层,接触区,写入线及 第二隔离层产生之后第六图a之横切面。 第七图b在第七图a之步骤之后第六图b之横切面。 第八图a在隔离区,记忆元件,第三隔离层及位元线 产生之后第七图a之横切面。 第八图b在第八图a之步骤之后第七图b之横切面。 第九图在隔离结构产生之后第三基体之俯视图。 第十图在第一隔离结构,第一源极/汲极区,第二源 极/汲极区,通道区,闸极线以及蚀刻停止–结构产 生之后第三基体之横切面。 第十一图a在第一隔离层,分隔层,接触区及写入线 产生之后第十图之横切面。 第十一图b在第十一图a之步骤之后第三基体与第 十一图a之横切面相垂直之横切面。 第十二图a在隔离区,记忆元件,第二隔离层及位元 线产生之后第十一图a之横切面。 第十二图b在第十二图a之步骤之后第十一图b之横 切面。 第十三图在第一遮罩,沟渠,半导体结构,第一源极/ 汲极区,通道区,第二源极/汲极区,通道–停止区, 闸极介电质,闸极线,第一隔离层,写入线,隔离区, 第二金属层,第一磁性层,介电质,第二磁性层,第三 金属层,第二隔离层以及第四金属层产生之后第四 基体之横切面。 第十四图在第三隔离层,第四隔离层,第二遮罩,接 触孔和分隔层产生之后第十三图之横切面。 第十五图在接触区产生之后第十四图之横切面。 第十六图a在第五隔离层及位元线产生之后第十五 图之横切面。 第十六图b在第十六图a之步骤之后第四基体之与 第十六图a之横切面相垂直之横切面。 第十七图a在第五MRAM单胞配置产生之后第五基体 之横切面,其中记忆体单胞包括一个垂直式电晶体 及一个记忆元件,在沟渠中分别产生二条闸极线。 第十七图b第五MRAM单胞配置之电路图。 第十八图a在第六MRAM单胞配置产生之后第六基体 之横切面图,其中记忆体单胞包含一个垂直式电晶 体,而闸极线在电性上是与写入线相连接。 第十八图b第六MRAM单胞配置之电路图。 第十九图a在第七MRAM单胞配置产生之后第七基体 之横切面,其中记忆体单胞包含一种平面式电晶体 ,而记忆体单胞连接在写入线和位元线之间。 第十九图b第七MRAM单胞配置之电路图。 第二十图a在产生第八MRAM单胞配置之后第八基体 之横切面图,其中记忆体单胞包含一个平面式电晶 体,而记忆体单胞是连接在写入线和位元线之间, 写入线在电性上是与闸极线相连接。 第二十图b第八MRAM单胞配置之电路图。 |
