| 摘要 |
一种记忆体元件的测试电路,至少包括:复数个记忆体晶胞;复数个记忆体测试电路,各耦接至一记忆体晶胞,然后与记忆体晶胞的储存数据比较,得到一匹配讯号的输出;一测试控制讯号输入端,用以启动记忆体测试电路,以对记忆体晶胞作测试;以及一测试记录埠,用以记录记忆体晶胞的测试结果。因此,本发明提供一种能够大量节省半导体之测试方法,可将整个字元线上之错误位元,在一个时脉周期内找出并记录,有效地增加处理效率。 |
| 主权项 |
1.一种记忆体元件的测试电路,包括:一字元线;复数个行位址;复数个数据线与互补数据线,各用以提供一数据的储存;复数个记忆体晶胞,各以该字元线与该些行位址之一来控制该数据之储存,然后得到一储存数据;复数个记忆体测试电路,各耦接至该些记忆体晶胞之一,用以接收该数据,然后与该储存数据比较,而得到一匹配讯号的输出;一测试控制讯号输入端,用以启动该些记忆体测试电路,对该些记忆体晶胞作测试;复数个栓锁电路,各经由一电晶体的闸极耦接于该匹配讯号,同时在该电晶体的汲极产生一反相位准的输出,并将该反相位准栓锁住;以及复数个反相器,各与该反相位准耦接,然后输出至一比较结果输出端并记录测试结果。2.如申请专利范围第1项所述之测试电路,其中该些记忆体晶胞均对应有一感测放大器。3.如申请专利范围第1项所述之测试电路,其中该电晶体系一NMOS。4.如申请专利范围第1项所述之测试电路,更包括以一预置电位输入至一预置电位控制装置,该预置电位控制装置系用以使记忆体测试结果由该些记忆体测试电路来控制而不受影响。5.如申请专利范围第4项所述之测试电路,其中该预置电位控制装置系一PMOS。6.一种记忆体元件的测试电路,用以对复数个记忆体区块作测试,该些记忆体区块各包括有复数个字元线,该些字元线各对应有复数个行位址与记忆体晶胞,该测试电路包括:复数个数据线与互补数据线,各对应于该些记忆体晶胞之一,并各用以提供一数据的储存;复数个记忆体测试电路,各耦接至该些记忆体晶胞之一,用以接收该数据,并与该些记忆体晶胞之一的一储存数据比较,而各得到一匹配讯号的输出;一测试控制讯号输入端,用以启动该些记忆体测试电路,对该些记忆体晶胞作测试;以及一测试记录埠,用以记录该些记忆体晶胞的测试结果。7.如申请专利范围第6项所述之测试电路,其中该些记忆体晶胞均对应有一感测放大器。8.如申请专利范围第6项所述之测试电路,更包括:复数个栓锁电路,各经由一电晶体的闸极耦接于该匹配讯号,同时在该电晶体的汲极产生一反相位准的输出,并将该反相位准栓锁住;以及复数个反相器,各与该反相位准耦接,然后输出至一比较结果输出端并记录测试结果。9.如申请专利范围第8项所述之测试电路,更包括以一预置电位输入至一预置电位控制装置,该预置电位控制装置系用以使记忆体测试结果由该些记忆体测试电路来控制而不受影响。10.一种记忆体元件的测试电路,包括:复数个数据线,各有第一数据;复数个记忆体晶胞,各有一储存数据;复数个记忆体测试电路,各耦接至该些记忆体晶胞之一,以将该些记忆体日胞的该储存数据与该些数据线的数据比较,得到一匹配讯号的输出;一测试控制讯号输入端,用以启动该些记忆体测试电路,以同时对该些记忆体晶胞作测试;以及一测试记录埠,用以记录该些记忆体晶胞的该匹配讯号。11.如申请专利范围第10项所述之测试电路,更包括一以字元线与复数个行位址来储存该些记忆体晶胞的该储存数据。12.如申请专利范围第10项所述之测试电路,更包括复数个互补数据线提供与该第一数据互补之一第二数据。13.如申请专利范围第10项所述之测试电路,其中该些记忆体晶胞均对应有一感测放大器。图式简单说明:第一图绘示依照本发明一较佳实施例的一种记忆体元件测试电路图。第二图绘示依照本发明上述记忆体元件测试电路方块图。第三图绘示依照本发明记忆体元件测试电路时序图。 |
