| 主权项 |
1.一种半导体积体电路装置,系具有依形成于半导体积体上之开关元件所构成的逻辑闸,且对至少一个输入信号,藉由前述逻辑闸进行预定的处理,以输出至少一个信号,其特征在于:在前述开关元件上,具有第一临限値电压之第一开关元件和与前述第一开关元件之处理条件,或藉由改变形成于前于述第一开关元件所形成之基板或供给于井区之偏压电压値,较前述第一临限値电压为高之第二临限値电压之第二开关元件之至少二种的开关元件,且存在有第一节点至第二节点之第一信号路径、前述第二节点至第三节点之第二信号路径及前述第二节点至第四节点之第二信号路径,对于前述第一信号路径上全部逻辑闸数而含有前述第一开关元件所构成逻辑闸数之比率,高于对于前述第二信号路径及前述第三信号路径上全部逻辑数而含有前述第一开关元件所构成逻辑闸数之比率。2.如申请专利范围第1项之半导体积体电路装置,其中前述各个第一、第二及第三信号路径,系指以半导体积体电路之输入接脚至信号最初到达之状态保持电路之输入接脚的路径当作第一路径,以状态保持电路之输出接脚至下一个信号到达之状态保持电路之输入接脚的路径当作第二路径,而以状态保持电路之输出接脚未经由其他的状态保持电路信号就到达之半导体积体电路之输出接脚的路径当作第三路径的三种类路径,或是前述三种类路径之部分路径之其一。3.一种半导体积体电路装置,系具有依形成于半导体积体上之开关元件所构成的逻辑闸,且对至少一个输入信号,藉由前述逻辑闸进行预定的处理,以输出至少一个信号者,其特征在于:在前述开关元件上,具有第一临限値电压之第一开关元件和与前述第一开关元件之处理条件,或藉由改变形成于前于述第一开关元件所形成之基板或供给于井区之偏压电压値,较前述第一临限値电压为高之第二临限値电压之第二开关元件之至少二种开关元件,且存在有第一节点至第二节点之第一信号路径、第三节点至前述第二节点之第二信号路径及前述第二节点至第四节点之第三信号路径,对于前述第三信号路径上全部逻辑闸数而含有前述第一开关元件所构成逻辑闸之比率,高于对于前述第一信号路径及前述第二信号路径上全部逻辑数而含有前述第一开关元件所构成逻辑数之比率。4.如申请专利范围第3项之半导体积体电路装置,其中前述各个第一、第二及第三信号路径,系指以半导体积体电路之输入接脚至信号最初到达之状态保持电路之输入接脚的路径当作第一路径,以状态保持电路之输出接脚至下一个信号到达之状态保持电路之输入接脚的路径当作第二路径,而以状态保持电路之输出接脚未经由其他的状态保持电路信号就到达之半导体积体电路之输出接脚的路径当作第三路径的三种类路径,或是前述三种类路径之部分路径之其一。5.一种半导体积体电路装置,系具有依形成于半导体积体上之开关元件所构成的逻辑闸,且对至少一个输入信号,藉由前述逻辑闸进行预定的处理,以输出至少一个信号,其特征在于:至少具有第一、第二、第三状态保持电路及第一、第二、第三、第四、第五、第六开关元件,具有由第一动作电位供给线所供电之第一动作电位点、由第二动作电位供给线所供电之第二动作电位点及第一、第二、第三节点,前述第一状态保持电路之输出接脚或半导体积体电路之输入接脚,直接或经由至少一个逻辑闸,连接在前述第一及前述第二开关元件之闸极上,前述第一开关元件,系在前述第一动作电位点和前述第一节点之间连接成持有源.汲极路径,前述第二开关元件,系在前述第二动作电位点和前述第一节点之间连接成持有源.汲极路径,前述第一节点,系连接在前述第三、第四、第五、第六开关元件之闸极上,前述第三开关元件,系在前述第一动作电位点和前述第二节点之间连接成持有源.汲极路径,前述第四开关元件,系在前述第二动作电位点和前述第二节点之间连接成持有源.汲极路径,前述第五开关元件,系在前述第一动作电位点和前述第三节点之间连接成持有源.汲极路径,前述第六开关元件,系在前述第二动作电位点和前述第三节点之间连接成持有源.汲极路径,再者,前述第二节点,系直接或经由至少一个逻辑闸,连接在前述第二状态保持电路之输入接脚或半导体积体电路之输出接脚上,再者,前述第三节点,系直接或经由至少一个逻辑闸,连接在前述第三状态保持电路之输入接脚或半导体积体电路之输出接脚上,前述第三开关元件之临限値电压系高于前述第一开关元件之临限値电压,或是前述第四开关元件之临限値电压高于前述第二开关元件之临限値电压,前述开关元件之不同临限値电压,系藉由处理条件或开关元件所形成之基板或改变供给于井区之偏压电压値而设定。6.一种半导体积体电路装置,系具有依形成于半导体积体上之开关元件所构成的逻辑闸,且对至少一个输入信号,藉由前述逻辑闸进行预定的处理,以输出至少一个信号,其特征在于:至少具有第一、第二、第三状态保持电路及第一、第二、第三、第四、第五、第六、第七、第八开关元件,具有由第一动作电位供给线所供电之第一动作电位点、由第二动作电位供给线所供电之第二动作电位点及第一、第二节、第三节点,前述第一状态保持电路之输出接脚或半导体积体电路之输入接脚,直接或经由至少一个逻辑闸,连接在前述第一及前述第二开关元件之闸极上,前述第一开关元件,系在前述第一动作电位点和前述第一节点之间连接成持有源.汲极路径,前述第二开关元件,系在前述第二动作电位点和前述第一节点之间连接成持有源.汲极路径,前述第二状态保持电路之输出接脚或半导体积体电路之输入接脚,直接或经由至少一个逻辑闸,连接在前述第三及前述第四开关元件之闸极上,前述第三开关元件,系在前述第一动作电位点和前述第二节点之间连接成持有源.汲极路径,前述第四开关元件,系在前述第二动作电位点和前述第二节点之间连接成持有源.汲极路径,前述第一节点,系连接在前述第五及前述第六开关元件之闸极上,前述第二节点,系连接在前述第七及前述第八开关元件之闸极上,前述第五及前述第七开关元件,系在前述第一动作电位点和前述第三节点之间连接成持有源.汲极路径,前述第六及前述第八开关元件,系在前述第二动作电位点和前述第三节点之间连接成持有源.汲极路径,再者,前述第三节点,系直接或经由至少一个逻辑闸,连接在前述第三状态保持电路之输入接脚或半导体积体电路之输出接脚上,前述第一开关元件之临限値电压系高于前述第五或前述第七开关元件之临限値电压,或是前述第二开关元件之临限値电压高于前述第六或前述第八开关元件临限値电压,前述开关元件之不同临限値电压,系藉由处理条件或开关元件所形成之基板或改变供给于井区之偏压电压値而设定。7.一种半导体积体电路装置,系具有依形成于半导体积体上之开关元件所构成的逻辑闸,且对至少一个输入信号,藉由前述逻辑闸进行预定的处理,以输出至少一个信号,其特征在于:至少具有第一、第二、第三状态保持电路及第一、第二、第三、第四、第五、第六开关元件,具有由第一动作电位供给线所供电之第一动作电位点、由第二动作电位供给线所供电之第二动作电位点及第一、第二、第三节点,具有串联连接复数个逻辑闸之第一、第二逻辑闸群,前述第一状态保持电路之输出接脚或半导体积体电路之输入接脚,直接或经由至少一个逻辑闸,连接在前述第一开关元件之闸极及前述第二开关元件之闸极上,前述第一开关元件,系在前述第一动作电位点和第一节点之间连接成持有源.汲极路径,前述第二开关元件,系在前述第一节点和前述第二动作电位点之间连接成持有源.汲极路径,前述第一节点,系连接在前述第五及前述第六开关元件之闸极上,前述第三开关元件,系在前述第一动作电位点和前述第二节点之间连接成持有源.汲极路径,前述第四开关元件,系在前述第二节点和前述第二动作电位点之间连接成持有源.汲极路径,前述第五开关元件,系在前述第一动作电位点和前述第三节点之间连接成持有源.汲极路径,前述第六开关元件,系在前述第三节点和前述第二动作电位点之间连接成持有源.汲极路径,再者,前述第二节点,系经由前述第一逻辑闸群,连接在前述第二状态保持电路之输入接脚上,再者,前述第三节点,系经由前述第二逻辑闸群,连接在前述第三状态保持电路之输入接脚上,前述第一逻辑闸群,其逻辑闸段数比前述第二逻辑闸群多,前述第五开关元件之临限値电压系高于前述第一或前述第三开关元件之临限値电压,或是前述第六开关元件之临限値电压高于前述第二或前述第四开关元件临限値电压,前述开关元件之不同临限値电压,系藉由处理条件或开关元件所形成之基板或改变供给于井区之偏压电压値而设定。8.一种半导体积体电路装置,系具有依形成于半导体积体上之开关元件所构成的逻辑闸,且对至少一个输入信号,藉由前述逻辑闸进行预定的处理,以输出至少一个信号,其特征在于:至少具有第一、第二、第三状态保持电路及第一、第二、第三、第四、第五、第六、第七、第八开关元件,具有由第一动作电位供给线所供电之第一动作电位点、由第二动作电位供给线所供电之第二动作电位点及第一、第二、第三节点,具有串联连接复数个逻辑闸之第一、第二逻辑闸群,前述第一状态保持电路之输出接脚,系经由前述第一逻辑闸群,连接在前述第一及前述第二开关元件之闸极上,前述第一开关元件,系在前述第二动作电位点和第二节点之间连接成持有源.汲极路径,前述第二开关元件,系在前述第二动作电位点和前述第一节点之间连接成持有源.汲极路径,前述第二状态保持电路之输出接脚,系经由前述第二逻辑闸群,连接在前述第三及前述第四开关元件之闸极上,前述第三开关元件,系在前述第一动作电位点和前述第二节点之间连接成持有源.汲极路径,前述第四开关元件,系在前述第二动作电位点和前述第二节点之间连接成持有源.汲极路径,前述第一节点,系连接在前述第五及前述第六开关元件之闸极上,前述第二节点,系连接在前述第七及前述第八开关元件之闸极上,前述第五及前述第七开关元件,系在前述第一动作电位点和前述第三节点之间连接成持有源.汲极路径,前述第六及前述第八开关元件,系在前述第二动作电位点和前述第三节点之间连接成持有源.汲极路径,再者,前述第三节点,系经由至少一个逻辑闸,连接在前述第三状态保持电路之输入接脚上或半导体积体电路之输出接脚上,前述开关元件之不同临限値电压,系藉由处理条件或开关元件所形成之基板或改变供给于井区之偏压电压値而设定,前述第一逻辑闸群,其逻辑闸段数比前述第二逻辑闸群多,前述第三开关元件之临限値电压系高于前述第一及前述第五或前述第七开关元件之临限値电压,或是前述第四开关元件之临限値电压高于前述第二及前述第六或前述第八开关元件之临限値电压,前述开关元件之不同临限値电压,系藉由处理条件或开关元件所形成之基板或改变供给于井区之偏压电压値而设定。9.如申请专利范围第1至8项中任一项之半导体积体电路装置,其中构成前述临限値电压不同之开关元件的装置,系用以改变前述开关元件之闸极氧化膜下之半导体基板的杂质物浓度者。10.如申请专利范围第1至8项中任一项之半导体积体电路装置,其中构成前述临限値电压不同之开关元件的装置,系用以改变供至前述开关元件之基板或井区的偏压値者。11.如申请专利范围第1至8项中任一项之半导体积体电路装置,其中构成前述临限値电压不同之开关元件的装置,系用以改变前述开关元件之闸极氧化膜的膜厚尺寸者。12.如申请专利范围第1至8项中任一项之半导体积体电路装置,其中构成前述临限値电压不同之开关元件的装置,系用以改变前述开关元件之闸极长度者。13.如申请专利范围第1至8项中任一项之半导体积体电路装置,其中构成前述临限値电压不同之开关元件的装置,系在用以改变前述开关元件之闸极氧化膜下之半导体基板之杂质浓度的第一装置、用以改变供至前述开关元件之基板或井区之偏压値的第二装置、用以改变前述开关元件之闸极氧化膜之膜厚尺寸的第三装置及用以改变前述开关元件之闸极长度的第四装置之中,组合复数个装置而成者。14.如申请专利范围第10项之半导体积体电路装置,系藉由将前述逻辑闸配置成一次元的列状,且将复数个列排列于与列正交的方向,以二次元配置前述逻辑闸的半导体积体电路装置,其具有与使用之开关元件之临限値电压种类相同数之列平行的基板偏压动作电位供给线。15.如申请专利范围第10项之半导体积体电路装置,其具有互相被绝缘之复数个井区域,而前述临限値电压不同之开关元件系构成于不同的井区域上。16.如申请专利范围第10项之半导体积体电路装置,系藉由将前述逻辑闸配置成一次元的列状,且将复数个列排列于与列正交的方向上,以二次元配置前述逻辑闸的半导体积体电路装置,其将由同一临限値电压之开关元件所构成的逻辑闸配置在同一列上,且构成于沿列之同一井区域上,具有用以供给基板偏压电源之与列平行的动作电位供给线。17.如申请专利范围第16项之半导体积体电路装置,其邻接之复数列的逻辑闸,为由同一临限値电压之开关元件所构成的情况时,会跨越前述复数列而共有井区域。18.一种半导体积体电路之设计方法,系使用记述单元机能、形状、迟延、消耗电力等之零件库,以设计半导体积体电路装置的设计方法,其特征在于:前述零件库,具有同一机能与同一形状,藉由临限値电压不同之开关元件所构成而使延迟及消耗电力不同之至少二种类以上之单元登录;前述开关元件之不同临限値电压,系藉由处理条件或开关元件所形成之基板或改变供给于井区之偏压电压値而设定,包含有,用以计算消耗电力及信号路径之延迟的步骤;以及使用用以计算上述消耗电力及信号路径之延迟的步骤之计算结果,持有同一功能和同一形状,且由临限値电压不同之开关元件构成之至少二种类以上之单元中选择一个单元,以分配至逻辑电路上的步骤。19.一种半导体积体电路之设计方法,系使用记述单元机能、形状、迟延、消耗电力等之零件库,以设计半导体积体电路装置的设计方法,其特征在于:前述零件库,具有同一机能与同一形状,藉由临限値电压不同之开关元件所构成而使延迟及消耗电力不同之至少二种类以上之单元登录;前述开关元件之不同临限値电压,系藉由处理条件或开关元件所形成之基板或改变供给于井区之偏压电压値而设定,包含有,使用由高临限値电压之开关元件所构成的单元以设计逻辑电路的第一步骤;用以计算上述逻辑电路之消耗电力及信号路径之延迟的第二步骤;以及将使用由上述高临限値之开关元件构成之单元而设计的逻辑电路之一部分,置换成持有同一功能和同一形状且由低临限値之开关元件构成的单元之第三步骤。20.一种半导体积体电路之设计方法,系使用零件库以记述单元之功能、形状、迟延、消耗电力等,其特征在于:前述零件库,具有同一功能与同一形状,登录有迟延及消耗电力不同,含有第一临限値电压之开关元件所构成之第一单元,以及较上述第一临限値电压为低含有第二临限値电压之开关元件所构成之第二单元;包含采用上述第一单元以设计逻辑电路之第一步骤;计算上述逻辑电路之消耗电力及信号路径迟延之第二步骤;将采用上述第一单元所设计逻辑电路之一部分,替换成上述第二单元之第三步骤。21.一种半导体积体电路之设计方法,系使用零件库以记述单元之功能、形状、迟延、消耗电力等,其特征在于:前述零件库,具有同一功能与同一形状,登录有迟延及消耗电力不同,含有第一临限値电压之开关元件所构成之第一单元,以及较上述第一临限値电压为低含有第二临限値电压之开关元件所构成之第二单元;包含采用上述第一单元以设计逻辑电路之第一步骤;将上述设计之逻辑电路予以迟延之第二步骤;考虑藉由上述迟延之配线迟延而计算上述逻辑电路之消耗电力及信号路径迟径之第二步骤;将采用上述第一单元所设计逻辑电路之一部分,替换成上述第二单元之第四步骤。22.如申请专利范围第19项至第21项中任一项之半导体积体电路之设计方法,其中对由上述第一步骤所设计之逻辑电路,就此迟延未满足上述半导体积体电路所要求动作速度之信号路径,将含于该信号路径单元之含较高临限値电压开关元件所构成之单元,替换成含较低临限値电压开关元件所构成之单元。23.一种半导体积体电路装置,将复数逻辑闸配置于第一方向所成之逻辑闸列,复数配列于与上述第一方向交差之第二方向,其特征在于:含有包含第一临限値电压之第一开关元件所构成之第一逻辑闸,藉由改变上述第一开关元件与处理条件而由包含较上述第一临限値电压为低之第二临限値电压之第二开关所构成之第二逻辑闸;包含被含于第一状态保持电路与第二状态保持电路之间所形成之信号路径内复数逻辑闸之复数逻辑闸列,系分别与上述第一逻辑闸与上述第二逻辑闸混合而配置;被含于上述信号路径之复数逻辑闸,包含至少一个以上之上述第二逻辑闸。24.如申请专利范围第23项之半导体积体电路装置,其中上述信号路径系被含于上述半导体积体电路装置中一个电路区块之信号路径。25.如申请专利范围第23或24项之半导体积体电路装置,其中上述处理条件中,上述开关元件闸氧化膜下半导体基板之不纯物浓度,上述开关元件闸氧化膜厚度尺寸法以及上述开关元件之闸长,至少藉由其中一者而设定上述开关元件之临限値电压。图式简单说明:第一图为本发明半导体积体电路装置之代表性实施例的逻辑闸电路图。第二图为本发明半导体积体电路装置之另一实施例的逻辑闸电路图。第三图为本发明半导体积体电路装置之另一实施例的逻辑闸电路图。第四图为本发明半导体积体电路装置之另一实施例的逻辑闸电路图。第五图为本发明半导体积体电路装置之实施例之逻辑闸的配置图。第六图显示闸极长度与临限値电压的关系图。第七图为本发明半导体积体电路装置之实施例中之晶圆区域的构成图。第八图为本发明半导体积体电路装置之实施例中之元件构造剖面图。第九图(a)、第九图(b)为本发明半导体积体电路装置之另一实施例中之晶圆区域的构成图。第十图为本发明之记忆有零件库之记忆媒体的实施例。第十一图显示一般信号路径之延迟値分布的例示图。第十二图为本发明半导体积体电路装置之实施例的MOSFET电路图。第十三图为本发明半导体积体电路装置之另一实施例的MOSFET电路图。第十四图为本发明半导体积体电路装置之另一实施例的MOSFET电路图。第十五图为本发明半导体积体电路装置之实施例的布局图。第十六图为本发明半导体积体电路装置之另一实施例的布局图。第十七图显示本发明之实施例中之延迟与消耗电力的关系图。第十八图显示本发明之实施例中之延迟値的分布图。第十九图为本发明半导体积体电路装置之实例的逻辑闸电路图。第二十图为本发明半导体积体电路装置之实例的逻辑闸电路图。第二十一图为本发明半导体积体电路装置之混合有旁通电晶体与互补型MOSFET之实施例的MOSFET电路图。第二十二图为用SOI元件构造以实施本发明之情况的半导体积体电路装置之布局图。第二十三图显示本发明半导体积体电路装置之设计方法的实施例示意图。第二十四图显示本发明半导体积体电路装置之设计方法另一实施例示意图。第二十五图为本发明半导体积体电路装置之实施例中的元件构造剖面图。第二十六图为本发明半导体积体电路装置之另一实施例中的元件构造剖面图。第二十七图为本发明半导体积体电路装置之另一实施例中的元件构造剖面图。第二十八图为本发明半导体积体电路装置适用于微处理器的实施例之图。 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