| 主权项 |
1.一种半导体记忆装置,其特征为具有:形成在半导基板的复数个活性范围、和被形成在该活性范围之MOS电晶体、和互相电分离被形成在邻接的上述活性范围间的上述活性范围之分离绝缘膜、和与具有被形成在上述活性范围的表面范围内的上述半导体基板相反的导电型之上述MOS电晶体的一对扩散层的一边导电连接,延设在上述活性范围及分离绝缘膜上方的电荷储存电容器之下部电极、和积层在该下部电极上所形成的上述电荷储存电容器的感应体膜及上部电极、和在上述分离绝缘膜内的缘部介于绝缘膜与上述半导体基板相对配置之导电性膜;上述下部电极的下端部是与上述导电性膜的上端部导电连接。2.如申请专利范围第1项所述半导体记忆装置,其中,上述绝缘膜厚为3nm以上50nm以上。3.如申请专利范围第1项所述半导体记忆装置,其中,上述分离绝缘膜是被形成于形成在邻接的上述活性范围间的上述半导体基板之沟内。4.如申请专利范围第1项所述半导体记忆装置,其中,上述分离绝缘膜是将邻接的上述活性范围间的上述半导体基板的表面氧化所形成之膜。5.如申请专利范围第1项所述半导体记忆装置,其中,在上述MOS电晶体的一对扩散层的另一边上介于导电性膜形成位元线,上述下部电极是从上述MOS电晶体的一对扩散层的其中一边延设被形成在上述位元线上的绝缘膜上。6.如申请专利范围第1项所述半导体记忆装置,其中,在上述下部电极的所定部分形成凹部,上述感应体膜系沿着上述下部电极的上面及上述凹部的内面连接而形成的。7.如申请专利范围第1项所述半导体记忆装置,其中,上述导电性膜由从以多结晶矽、钨矽化物及钼矽化物制成的群选择的材料制成的。8.一种半导体记忆装置之制造方法,其特征为具有:在半导体基板的所定范围形成沟之过程、和整面形成绝缘膜之过程、和上述绝缘膜中,于被形成在上述沟侧面上的部分上选择性的形成导电性膜之过程、和将上述沟内利用第2绝缘膜来填充形成分离范围之过程、和在该分离范围以外的上述半导体基板的所预期范围的表面形成MOS电晶体之过程、和与具有该MOS电晶体的上述半导体基板相反与具有导电型的一对扩散层的一边及上述导电性膜导电连接,形成朝上述MOS电晶体及分离范围上方的电荷储存电容器的下部电极之过程、和在该下部电极上积层上述电荷储存电容的感应体膜及上部电极所形成之过程。9.如申请专利范围第8项所述之半导体记忆装置之制造方法,其中,整面形成上述绝缘膜之过程,系利用将上述半导体基板露出的表面做热氧化来进行的。10.如申请专利范围第8项所述之半导体记忆装置之制造方法,其中,选择性形成上述导电性膜之过程,系整面形成上述导电性膜后,利用向异性蚀刻法来进行的。11.如申请专利范围第8项所述之半导体记忆装置之制造方法,其中,上述导电性膜系利用化学气相成长法所形成的多结晶矽膜。12.一种半导体记忆装置,针对具有导电直列连接开关用电晶体与电容器的记忆格之半导体记忆装置中,其特征为:具有半导体基板、和被配置在比互相电气分离该半导体基板的活性范围的上述半导体基板主面更下侧之第1绝缘物;上述开关用电晶体具有被形成在上述活性范围内的一对杂质扩散层、和在上述活性范围内被形成在上述一对杂质扩散层间之通道、和被形成在该通道上之闸绝缘膜、和介于该闸绝缘膜与上述通道相对所形成之闸电极;上述电容器具有与上述一对杂质扩散层的一边导电连接之下部电极、和覆盖该下部电极的一部分之感应体膜、介于该闸绝缘膜与上述通道相对所形成之闸电极;上述电容器具有与上述一对杂质扩散层的一边导电连接之下部电极、和覆盖该下部电极的一部分之感应体膜、和介于该感应体膜与上述下部电极相对所形成之上部电极;上述下部电极的一部分是被埋入上述第1绝缘物内,介于上述第1绝缘物的一部分与上述下部电极导连接的杂质扩散层相对的配置。13.如申请专利范围第12项所述之半导体记忆装置,其中,上述第1绝缘物的一部分是将膜厚形成3nm以上50nm以下的膜状。14.如申请专利范围第12项所述之半导体记忆装置,其中,上述下部电极的一部分起码会被埋到治金式pn接合的深度。图式简单说明:第一图系表示本发明之记忆格之断面面图;第二图(a),第二图(b)系说明本发明原理之图;第三图系说明本发明记忆格制造方法之过程图;第四图系说明本发明记忆格制造方法之过程图;第五图系说明本发明记忆格制造方法之过程图;第六图系说明本发明记忆格制造方法之过程图;第七图系说明本发明记忆格制造方法之过程图;第八图系说明本发明记忆格制造方法之过程图;第九图系说明本发明记忆格制造方法之过程图;第十图系说明本发明记忆格制造方法之过程图;第十一图系说明本发明记忆格制造方法之过程图;第十二图系说明本发明记忆格制造方法之过程图;第十三图系说明本发明记忆格制造方法之过程图;第十四图系说明本发明效果之图;第十五图系表示习知记忆格之断面图。 |
