| 主权项 |
1.一种反射式液晶投影机之电路测试方法,针对上述投影机内部资料驱动装置之数位电路部分进行错误侦测,其方法包括:提供一第一测试模型,包含有2n位元数位资料(P1~P2n);其中,P2j-1=0,P2j=1,且1≦j≦n;提供一第二测试模型,包含有2n位元数位资料(Q1~Q2n);其中,Q2j-1=1,Q2j=0;将上述第一测试模型输入上述数位电路部分,而输出2n位元之第一处理资料(Pr1~Pr2n);其中,P1.P3~P2n-1经处理后所得之値系分别指定给上述第一处理资料中n个不同之Pr2j-1资料,P2.P4 ~ P2n经处理后所得之値系分别指定给上述第一处理资料中n个不同之Pr2j资料;将上述第二测试模型输入上述数位电路部分,而输出2n位元之第二处理资料(Qr2n);其中,Q1.Q3 ~ Q2n-1经处理后所得之値系分别指定给上述第二处理资料中n个不同之Qr2j-1资料,Q2.Q4~Q2n经处理后所得之値系分别指定给上述第二处理资料中n个不同之Qr2j资料;提供一第一测试装置,分别接收一第一特定値和上述第一处理资料(Pr1 ~ Pr2n);以及提供一第二测试装置,分别接收一第二特定値和上述第二处理资料(Qr1 ~ Qr2n);其中,当上述第一测试装置和上述第二测试装置分别输出上述第一特定値和上述第二特定値,则表示上述数位电路部分之处理没有发生任何错误、或是其本身在制造时没有缺陷产生。2.如申请专利范围第1项所述之方法,其中,提供m个第一型测试器和m个第二型测试器,彼此相互间隔地串接,以构成上述第一测试装置;其中,每一上述第一和第二型测试器均具有k个输入端,且m(k-1)=n;上述第1个第一型测试器之第1输入端耦接上述第一特定値,其输出耦接至上述第1个第二型测试器之第1输入端;第y个(2≦y≦m)上述第一型测试器之第1输入端耦接上述第(y-1)个第二型测试器之输出,其输出则耦接上述第y个第二型测试器之第1输入端;每个上述第一型测试器其他之(k-1)输入端则分别由上述第一处理资料中选择接收(k-1)个不同之Pr2j-1资料,每个上述第二型测试器其他之(k-1)输入端则分别由上述第一处理资料中选择接收(k-1)个不同之Pr2j资料。3.如申请专利范围第2项所述之方法,其中,上述第一型测试器为一NOR逻辑运算装置,上述第二型测试器为一NAND逻辑运算装置,上述第一特定値为逻辑値〝0〞。4.如申请专利范围第1项所述之方法,其中,提供m个第二型测试器和m个第一型测试器,彼此相互间隔地串接,以构成上述第二测试装置;其中,每一上述第一和第二型测试器均具有k个输入端,且m(k-1)=n;上述第1个第二型测试器之第1输入端耦接上述第二特定値,其输出耦接至上述第1个第一型测试器之第1输入端;第y个(2≦y≦m)上述第二型测试器之第1输入端耦接上述第(y-1)个第一型测试器之输出,其输出则耦接上述第y个第一型测试器之第1输入端;每个上述第二型测试器其他之(k-1)输入端则分别由上述第二处理资料中选择接收(k-1)个不同之Qr2j-1资料,每个上述第一型测试器其他之(k-1)输入端则分别由上述第二处理资料中选择接收(k-1)个不同之Qr2j资料。5.如申请专利范围第4项所述之方法,其中,上述第一型测试器为一NOR逻辑运算装置,上述第二型测试器为一NAND逻辑运算装置,上述第二特定値为逻辑値〝1〞。6.如申请专利范围第2项所述之方法,其中,上述第一处理资料Pr1 ~Pr2n之输出信号线系依序排列,将Pr2a-1.Pr2a+1.Pr2a+3 ~Pr2a+2k-5之(k-1)条信号线延伸出来并分别耦接至上述第a个第一型测试器之(k-1)个输入端(1≦a≦m),而且Pr2a、Pr2a+2.Pr2a+4~Pr2a+2k-6之(k-2)条输出信号线分别介于上述Pr2a-1~Pr2a+2k-5信号线之间,并且分别往上述第一型测试器延伸;又,将Pr2a、Pr2a+2.Pr2a+4 ~ Pr2a+2k-4之(k-1)条信号线延伸出来并分别耦接至上述第a个第二型测试器之(k-1)个输入端,并且使Pr2a+1.Pr2a+3.Pr2a+5 ~ Pr2a+2k-5之(k-2)条输出信号线分别介于上述Pr2a~Pr2a+2k-4信号线之间,而分别往上述第二型测试器延伸。7.如申请专利范围第4项所述之方法,其中,上述第二处理资料Qr1 ~ Qr2n之输出信号线系依序排列,将Qr2a-1.Qr2a+1.Qr2a+3 ~ Qr2a+2k-5之(k-1)条信号线延伸出来并分别耦接至上述第a个第二型测试器之(k-1)个输入端(1≦a≦m),而且Qr2a、Qr2a+2.Qr2a+4 ~ Qr2a+2k-6之(k-2)条输出信号线分别介于上述Qr2a-1 ~ Qr2a+2k-5信号线之间,并且分别往上述第二型测试器延伸;又,将Qr2a、Qr2a+2.Qr2a+4 ~ Qr2a+2k-4之(k-1)条信号线延伸出来并分别耦接至上述第a个第一型测试器之(k-1)个输入端,并且使Qr2a+1.Qr2a+3.Qr2a+5 ~ Qr2a+2k-5之(k-2)条输出信号线分别介于上述Qr2a ~ Qr2a+2k-4信号线之间,而分别往上述第一型测试器延伸。8.如申请专利范围第1项所述之方法,其中,上述数位电路部分,系指上述反射式液晶投影机中之资料驱动装置,其至少包括移位暂存装置、取样暂存装置、以及保持暂存装置等。9.一种画素区域之测试方法,对具有M条扫描线、每条扫描线上具有N个画素单元之显示面板进行测试,以检测画素区域中是否有画素单元损坏,其方法包括:将上述N个画素单元区分为K组画素群;提供一群资料并列输入-串列输出装置;提供一资料长度为K之第一测试模型,由第一型资料和第二型资料互相交错而形成;提供一资料长度为K之第二测试模型,其与上述第一测试模型互为补数;选择上述M条扫描线其中之一,将上述第一测试模型之K个资料分别写入其对应之K组画素群中;其中,在相同画素群中之各个画素单元均被写入相同之値;将上述N个画素单元中之资料并列地输入至上述群资料并列输入-串列输出装置;其对上述每一个画素群中各个画素单元之资料分别进行处理,而产生长度为K之第一处理资料;再经过K个时脉周期后,而完成将上述第一处理资料串列输出之动作;将上述第二测试模型之K个资料分别写入上述扫描线所对应之K组画素群中;其中,相同画素群中之各个画素单元均被写入相同之値;将上述N个画素单元中之资料并列地输入至上述群资料并列输入-串列输出装置;其对上述每一个画素群中各个画素单元之资料分别进行处理,而产生长度为K之第二处理资料;经过K个时脉周期后,完成将上述第二处理资料之串列输出;重覆上述步骤,直到完成对所有上述M条扫描线之测试;其中,每测试一条扫描线时,藉由将上述第一测试模型和上述第一处理资料进行比对,以及将上述第二测试模型和上述第二处理资料进行比对,而检测是否有画素单元损坏。10.如申请专利范围第9项所述之方法,其中,在上述群资料并列输入-串列输出装置中,提供K个NAND运算装置、以及K个NOR运算装置,分别处理上述K个画素群中各个画素单元之资料,以各别得到上述K个第一和第二处理资料。11.如申请专利范围第9项所述之方法,其中,在上述群资料并列输入-串列输出装置中,提供至少K个暂存装置依序串接,上述K个第一处理资料(或是第二处理资料)产生时,上述资料并列地输入至上述K个暂存装置;输出上述资料时,K个暂存装置构成一个位移暂存装置,每经过一个时脉周期,则输出一个资料。12.如申请专利范围第11项所述之方法,其中,提供一双输入端之多工装置和一D型正反器,以构成上述每一暂存装置;每一多工装置之第一输入端耦接对应之第一(或第二)处理资料输出,其输出透过其对应之D型正反器,而输出至下一个暂存装置中多工器之第二输入端;藉由控制多工器,以选择使上述K个暂存装置进行并列资料输入或是串列资料输出。13.如申请专利范围第9项所述之方法,其中,上述第一资料为逻辑〝0〞,上述第二资料为逻辑〝1〞。图式简单说明:第一图显示反射式液晶投影机之投影载具电路架构;第二图显示资料驱动器之架构;第三图显示之数位测试电路装置23之架构;第四图显示本发明之测试架构图;第五图显示第一测试装置23a之架构图;第六图显示本发明之测试架构图;第七图显示第二测试装置23b之架构图;第八图显示在考虑输入之第一测试模型之情形下,为了配合测试电路所实行之绕线方式;第九图显示画素区域之测试方法之架构图;第十图显示为配合本发明之画素区域测试方法而提出之测试架构;以及第十一图显示群资料并列输入/串列输出装置之电路架构。 |
