| 主权项 |
1.一种半导体记忆体装置,包括:一对位元线;一连接至该组位元线的记忆体格阵列;一对感应位元线;一转换单元,用以连接该对位元线和该对感应位元线,以回应透过绝缘控制线所传输的绝缘控制信号;一平衡器,用以平衡该对位元线以回应透过平衡控制线所传输的平衡信号;一感测放大器,用以感应并放大该对感应位元线的电压差;以及连接介于该绝缘控制线和接地之间的第一放电装置,以便更快速地将该绝缘控制线放电,其中该第一放电装置系由透过绝缘控制线的互补线所传输的反转绝缘控制信号加以控制。2.如申请专利范围第1项之半导体记忆体装置,其中该第一放电装置为一NMOS电晶体,具有一连接至该绝缘控制线的漏极、一连接至该绝缘控制线的互补线的闸极、以及一连接至接地的源极。3.如申请专利范围第1项之半导体记忆体装置,另包括连接介于该平衡控制线和接地之间的第二放电装置,以便更快速地将该平衡控制线放电。4.如申请专利范围第3项之半导体记忆体装置,其中该第二放电装置为一NMOS电晶体,具有一连接至该平衡控制线的漏极、一连接至该平衡控制线的互补线的闸极、以及一连接至接地的源极。5.一半导体记忆体装置,包括:一第一及第二对位元线;一连接至该第一对位元线的第一记忆体格阵列;一连接至该第二对位元线的第二记忆体格阵列;一对感应位元线;一第一转换单元,用以连接第一对位元线和该对感应位元线,以回应透过第一绝缘控制线所传输的第一绝缘控制信号;一第二转换单元,用以将第二对位元线连接至该对感应位元线,以回应透过第二绝缘控制线所传输的第二绝缘控制信号;一第一平衡器,用以平衡该第一对位元线,以回应透过第一平衡控制线所传输的第一平衡信号;一第二平衡器,用以平衡该第二对位元线,以回应透过第二平衡控制线所传输的第二平衡信号;一感测放大器,用以感应及放大介于该对感应位元线之间的电压差;连接介于该第一绝缘控制线和接地之间的第一放电装置,以便更快速地于第二记忆体格阵列的驱动期间将该第一绝缘控制线放电;以及连接介于该第二绝缘控制线和接地之间的第二放电装置,以便更快速地于第一记忆体格阵列的驱动期间将该第二绝缘控制线放电。6.如申请专利范围第5项之半导体记忆体装置,其中该第一放电装置为一NMOS电晶体,一漏极连接至该第一绝缘控制线、一闸极连接至该第一绝缘控制线的互补线、以及其源极系连接至接地。7.如申请专利范围第5项之半导体记忆体装置,其中该第一放电装置包括:一第一NMOS电晶体,具有一连接至该第一绝缘控制线的漏极、以及一连接至该第一平衡控制线的闸极;以及一第二NMOS电晶体,具有一连接至该第一电晶体源极的漏极、一连接至该第二平衡控制线的互补线的闸极、以及一连接至接地的源极。8.如申请专利范围第5项之半导体记忆体装置,其中该第二放电装置为一NMOS电晶体,一漏极连接至该第二绝缘控制线、一闸极连接至该第二绝缘控制线的互补线、以及一源极连接至接地。9.如申请专利范围第5项之半导体记忆体装置,其中该第二放电装置包括:一第一NMOS电晶体,具有一连接至该第二绝缘控制线的漏极、以及一连接至该第二平衡控制线的闸极;以及一第二NMOS电晶体,具有一连接至该第一NMOS电晶体源极的漏极、一连接至该第一平衡控制线的互补线的闸极、以及一连接至接地的源极。10.如申请专利范围第5项之半导体记忆体装置,另包括:连接介于该第一平衡控制线及接地之间的第三放电装置,以便更快速地将该第一平衡控制线放电;以及连接介于该第二平衡控制线及接地之间的第四放电装置,以便更快速地将该第二平衡控制线放电。11.如申请专利范围第10项之半导体记忆体装置,其中该第三放电装置为一NMOS电晶体,具有一连接至该第一平衡控制线的漏极、一连接至该第一平衡控制线的互补线的闸极、以及一连接至接地的源极。12.如申请专利范围第10项之半导体记忆体装置,其中该第四放电装置为一NMOS电晶体,具有一连接至该第二平衡控制线的漏极、一连接至该第二平衡控制线的互补线的闸极、以及一连接至接地的源极。13.一种半导体记忆体装置,包括:多个记忆体格阵列,各具有一对位元线和连接至该对位元线的多个记忆体格;若干以行方向排列于个别记忆体格阵列的左右两侧上的感测放大区块,各具有一对感应位元线、一转换单元,用以将该对位元线连接至该对感应位元线,以回应透过绝缘控制线所传输的绝缘控制信号、一平衡器,用以平衡该对位元线以回应透过平衡控制线所传输的平衡信号、以及一感测放大器,用以感应及放大介于该对感应位元线之间的电压差;以及多个以字线方向排列于感测放大区块的上下两端的连接区,其中连接介于该绝缘控制线和接地之间,以便更快速地将绝缘控制线放电的第一放电装置,系包含于个别连接区之内,以及该第一放电装置系由透过该绝缘控制线的互补线所传输的反转绝缘控制信号所控制。14.如申请专利范围第13项之半导体记忆体装置,其中该第一放电装置为一NMOS电晶体,具有一连接至该绝缘控制线的漏极、一连接至该绝缘控制线的互补线的闸极、以及一连接至接地的源极。15.如申请专利范围第13项之半导体记忆体装置,另包括连接介于该平衡控制线和接地之间的第二放电装置,以便更快速地将各连接区内的平衡控制线放电。16.如申请专利范围第15项之半导体记忆体装置,其中该第二放电装置为一NMOS电晶体,具有一连接至该平衡控制线的漏极、一连接至该平衡控制线的互补线的闸极、以及一连接至接地的源极。图式简单说明:第一图显示一般大电容半导体记忆体装置的结构:第二图根据传统技术如第一图所示之半导体记忆体装置的感测放大区块和连接区的电路图;第三图为根据本发明第一具体实施例的半导体记忆体装置的感测放大区块和连接区的电路图;以及第四图为根据本发明第二具体实施例的半导体记忆体装置的感测放大区块和连接区的电路图。 |
