| 主权项 |
1.一种半导体记忆器装置,其系包含:一第一时脉端,其系耦合以接收第一周期时脉信号;一第二时脉端,其系耦合以接收第二周期时脉信号;一第一时脉电路,其系耦合至该第一时脉端,而且配置以在该第一周期时脉信号的一边缘上产生第一窄脉冲;及一第二时脉电路,其系耦合至该第二时脉端,而且配置以在该第二周期时脉信号的一边缘上产生第二窄脉冲,其中,在读或写模式操作的期间,该等每个第一及第二窄脉冲会触发该记忆器资料相对位元的处理。2.如申请专利范围第1项之半导体记忆器装置,其中该第一周期时脉信号及该第二周期时脉信号系彼此互补。3.如申请专利范围第2项之半导体记忆器装置,其中该第一时脉电路系在该第一时脉信号的每个升缘上产生该第一窄脉冲,而且在该第二时脉信号的每个升缘上产生该第二窄脉冲。4.如申请专利范围第3项之半导体记忆器装置,其中该记忆器电路系包含一同步随机存取记忆器电路。5.如申请专利范围第4项之半导体记忆器装置,其中该记忆器电路系包含一同步动态随机存取记忆器电路。6.如申请专利范围第4项之半导体记忆器装置,其中该记忆器电路系包含一同步绘图随机存取记忆器电路。如申请专利范围第1项之半导体记忆器装置系进一步包含第一资料猝发端,其系耦合成能携带第一资料猝发信号,用以在读和写资料在操作期间能读和写资料,该第一资料猝发端是位在毗连于电源端,而且不毗连于任何与时脉有关的端子。7.一种记忆器系统,其系包含:一时脉驱动器,其电路系配置以产生第一周期时脉信号及互补于该第一周期时脉信号的第二周期时脉信号;一记忆器控制器,其所具有的时脉端系耦合至时脉驱动器,而所包括的电路系构成控制记忆器资料及记忆器控制信号的控制流程;及一同步记忆器装置,其系耦合至该时脉驱动器及该记忆器控制器,该同步记忆器装置系包含:一第一时脉端,其系耦合以接收该第一周期时脉信号;一第二时脉端,其系耦合以接收该第二周期时脉信号;一第一时脉电路,其系耦合至该第一时脉端,而且构成以在该第一周期时脉信号的一边缘上产生第一窄脉冲;及一第二时脉电路,其系耦合至该第二时脉端,而且构成以在该第二周期时脉信号的一边缘上产生第二窄脉冲,其中,一用以处理一资料位元的时窗系由在该第一窄脉冲及该第二窄脉冲之间的暂时距离所定义。8.如申请专利范围第7项之记忆器系统,其中该记忆器控制器系经由一介面而耦合至该同步记忆器装置,该介面具有位址/控制滙流排、及资料滙流排。9.如申请专利范围第8项之记忆器系统,其中该介面系进一步包含一资料猝发滙流排、及一资料罩幕滙流排。10.如申请专利范围第9项之记忆器系统,其中该记忆器控制器系包含:位址/控制逻辑,其系耦合至该位址/控制滙流排;读和写控制逻辑,其系耦合至该资料滙流排;资料猝发控制电路,其系耦合至该资料猝发滙流排;及资料罩幕控制逻辑,其系耦合至该资料罩幕滙流排。11.如申请专利范围第9项之记忆器系统,其中该记忆器装置系进一步包含:复数位址端,其系分别耦合至该位址/控制滙流排;复数资料端,其系分别耦合至该资料滙流排;及一第一资料猝发端,其系耦合成能携带第一资料猝发信号。12.如申请专利范围第11项之记忆器系统,其中该记忆器装置系进一步包括一耦合以携带第二资料猝发信号的第二资料猝发端,其中该第一资料猝发信号会猝发一由在资料滙流排的第一组互接所携带的第一组资料,而该第二猝发信号会猝发一由在资料滙流排的第二组互接所携带的第二组资料。13.如申请专利范围第12项之记忆器系统,其中该第一组资料系包含形成高位元组的一上半部资料,而第二组资料系包含形成较低位元组的一下半部资料。14.如申请专利范围第11项之记忆器系统,其中该第一猝发端系位在毗连于电源端,而不毗连于与任何时脉有关的端子。15.如申请专利范围第14项之记忆器系统,其中该第一猝发端是置于没有时脉端位在该第一猝发端及资料端之间。16.如申请专利范围第1项之半导体记忆器装置,其系进一步包含一第一资料猝发端,其系耦合成能携带第一资料猝发信号,用以在读和写资料的期间能进行读和写操作,该第一资料猝发端是位在毗连电源端,而不毗连于与任何时脉有关的端子。17.如申请专利范围第1项之半导体记忆器装置,其系进一步包含第一资料猝发端,其系耦合成能携带第一资料猝发信号,用以在读和写操作期间能进行读和写资料,该第一资料猝发端是放置在于没有时脉端位在该第一猝发端和资料端之间。18.如申请专利范围第17项之半导体记忆器装置,其系进一步包含第二资料猝发端,其系耦合成能携带第二资料猝发信号。19.一种具接脚结构的半导体记忆器装置,其系包含:复数资料接脚,其系耦合成能携带记忆器资料;复数位址接脚,其系耦合成能携带记忆器位址;一时脉接脚,其系耦合成能携带周期时脉信号,而且构成可同步于该记忆器装置的操作;及一第一资料猝发接脚,其系耦合以携带第一资料猝发信号,而该信号可在读和写操作模式中分别进行读和写资料,其中,该第一资料猝发接脚系放置在该时脉接脚不是位在该第一资料猝发接脚和资料接脚之间。20.如申请专利范围第19项之半导体记忆器装置,其中该接脚结构系进一步包含复数电源接脚,而其中该第一资料猝发接脚系位在毗连于电源接脚。21.如申请专利范围第19项之半导体记忆器装置,其中该接脚结构系进一步包含一第二资料猝发接脚,其系耦合以携带第二资料猝发信号。22.如申请专利范围第21项之半导体记忆器装置,其中该前半部的复数资料接脚及该第一资料猝发接脚系位在装置的第一侧,而后半部的复数资料接脚及该第二资料猝发接脚则位在装置的第二侧。23.如申请专利范围第22项之半导体记忆器装置,其中在前半部资料接脚上的资料系响应该第一资料猝发信号而猝发,并且在后半部资料接脚上的资料系响应该第二资料猝发信号而猝发。24.一种用以操作同步记忆器装置之方法,系包含下列步骤:在第一时脉端上接收外部所提供的一第一周期时脉信号;在第二时脉端上接收外部所提供的一第二周期时脉信号,该第二周期时脉信号系该第一周期时脉信号的互补信号;在该第一周期时脉信号的相对连续升缘上产生第一系列的连续窄脉冲;在该第二周期时脉信号的相对连续升缘上产生第二系列的连续窄脉冲;及在交替方式响应于该等第一和第二系列的连续窄脉冲,以便连续地处理复数记忆器资料位元,其中在该等每个第一和第二系列中的每个窄脉冲会触发记忆器资料的1位元处理。25.申请专利范围第24项之方法,其中该连续地处理步骤系包含下列步骤:将读命令提供给该同步记忆器装置;执行读操作;及连续地将复数读资料位元提供给资料端,其中读取资料的复数每个位元系以交替方式发生于来自该等第一及第二系列的相对窄脉冲上。图式简单说明:第一图是利用单一时脉同步记忆器装置的先前技艺系统之简化方块图;第二图系描述单一时脉同步记忆器装置的先前技艺之读取操作时序图;第三图是利用本发明的同步记忆器装置的系统方块图;第四图系描述本发明在读取模式的双倍时脉同步记忆器电路操作的时序图;第五图A和第五图B系根据本发明而分别表示同步记忆器装置之先前技艺包装接脚、及该同步记忆器装置之包装接脚的具体实施例;及第六图系根据本发明而显示同步记忆器装置之包装接脚的另一具体实施例。 |
