| 主权项 |
1.一种差动放大器,其特征在于:系具备第1通道之第1.第2MOS电晶体,及第2通道之第3.第4MOS电晶体,该第1通道之第1.第2MOS电晶体于各闸极被供给输入信号,并构成差动对,该第2通道之第3.第4MOS电晶体之各汲极被连接于构成前述差动对之第1通道之第1.第2MOS电晶体之汲极,构成对应于前述差动对之负载电晶体对,输出信号系通过前述第1MOS电晶体与第3MOS电晶体之连接节点及前述第2MOS电晶体与第4MOS电晶体之连接节点之任一方被输出;且使前述第1.第2.第2.第3.第4MOS电晶体于弱反转区域进行动作。2.如申请专利范围第1项之差动放大器,其中构成前述负载电晶体对之第2通道之第3.第4MOS电晶体之闸极共同连接于前述第1MOS电晶体与第3MOS电晶体之连接节点及前述第2MOS电晶体与第4MOS电晶体之连接节点之另一方,形成电流镜电路。3.一种差动放大器,其特征在于:具备:第1通道之第1MOS电晶体,于闸极被供给第1输入电压;第1通道之第2MOS电晶体,于闸极被供给第2输入电压;第2通道之第3MOS电晶体,于源极被供给第1电压,闸极与汲极连接于前述第1MOS电晶体之汲极;及第2通道之第4MOS电晶体,于源极被供给第1电压,闸极连接于前述第1MOS电晶体之汲极,汲极连接于前述第2MOS电晶体之汲极,将此汲极之电压作为输出电压予以输出;使前述第1.第2MOS电晶体以及前述第3.第4MOS电晶体于弱反转区域进行动作。4.一种差动放大器,其特征在于:具备:第1通道之第1MOS电晶体,于闸极被供给第1输入电压;第1通首之第2MOS电晶体,于闸极被供给第2输入电压;第2通道之第3MOS电晶体,于源极被供给第1电压,闸极与汲极连接于前述第1MOS电晶体之汲极;及第2通道之第4MOS电晶体,于源极被供给第1电压,闸极连接于前述第1MOS电晶体之汲极,汲极连接于前述第2MOS电晶体之汲极,此汲极之电压成为输出电压;及定电流源,一端连接于前述第1MOS电晶体之源极与前述第2MOS电晶体之源极,另一端被供给第2电压,将前述第1及第2MOS电晶体以及前述第3及第4MOS电晶体于弱反转区域动作之电流予以输出。5.如申请专利范围第4项之差动放大器,其中前述定电流源具备:第1定电流源,于一端被供给前述第2电压;第2通道之第5MOS电晶体,于源极被供给前述第1电压,闸极与汲极连接于前述第1定电流源之另一端;第2通道之第6MOS电晶体,于源极被供给前述第1电压,闸极连接于前述第1定电流源之另一端;第1通道之第7MOS电晶体,闸极与汲极连接于前术第6MOS电晶体之汲极,于源极被供给前述第2电压;及第1通道之第8MOS电晶体,闸极连接于前述第6MOS电晶体之汲极,汲极连接于前述第1MOS电晶体之源极与前述第2MOS电晶体之源极,于源极被供给前述第2电压。6.如申请专利范围第4项之差动放大器,其中前述定电流源具备:第1定电流源,于一端被供给前述第1电压;第1通道之第5MOS电晶体,闸极与汲极连接于前述第1定电流源之另一端,于源极被供给前述第2电压;及第1通道之第6MOS电晶体,闸极连接于前述第1定电流源之另一端,汲极连接于前述第1MOS电晶体之源极与前述第2MOS电晶体之源极,于源极被供给前述第2电压。7.如申请专利范围第5项之差动放大器,其中前述第1定电流源具备:第2通道之第9MOS电晶体,于源极被供给前述第1电压,闸极连接于前述第5MOS电晶体之汲极;第1通道之第10MOS电晶体,闸极与汲极连接于前述第9MOS电晶体之汲极;二极体,阳极连接于前述第10MOS电晶体之源极;于阴极被供给前述第2电压;第1通道之第11MOS电晶体,闸极连接于前述第10MOS电晶体之闸极,汲极连接于前述第5MOS电晶体之汲极;及电阻,一端连接于前述第11MOS电晶体之源极,于另一端被供给前述第2电压。8.如申请专利范围第4项之差动放大器,其中前述定电流源具备:第2通道之第5MOS电晶体,于源极被供给第1电压;第1通道之第6MOS电晶体,闸极与汲极连接于前述第5MOS电晶体之汲极;二极体,阳极连接于前述第6MOS电晶体之源极,于阴极被供给前述第2电压;第2通道之第7MOS电晶体,于源极被供给第1电压,闸极与汲极连接于前述第5MOS电晶体之闸极;第1通道之第8MOS电晶体,汲极连接于前述第7MOS电晶体之汲极,闸极连接于前述第6MOS电晶体之闸极;电阻,一端连接于前述第8MOS电晶体之源极,于另一端被供给前述第2电压;及第1通道之第9MOS电晶体,闸极连接于前述第8MOS电晶体之闸极,汲极连接于前述第1MOS电晶体之源极及前述第2MOS电晶体之源极,于源极被供给前述第2电压。9.如申请专利范围第4项之差动放大器,其中前述定电流源具备:第2通道之第5MOS电晶体,于源极被供给前述第1电压;第1通道之第6MOS电晶体,闸极与汲极连接于前述第5MOS电晶体之汲极;第1通道之第7MOS电晶体,闸极与汲极连接于前述第6MOS电晶体之源极,于源极被供给前述第2电压;第2通道之第8MOS电晶体,于源极被供给前述第1电压,闸极与汲极连接于前述第5MOS电晶体之闸极;第1通道之第9MOS电晶体,汲极连接于前述第8MOS电晶体之汲极,闸有连接于前述第6MOS电晶体之闸极;电阻,一端连接于前述第9MOS电晶体之源极,于另一端被供给前述第2电压,第2通道之第10MOS电晶体,于源极被供给前述第1电压,闸极连接于前述第8MOS电晶体之汲极;第1通道之第11MOS电晶体,闸极与汲极连接于前述第10MOS电晶体之汲极、于源极被供给第2电压;及第1通道之第12MOS电晶体,开极连接于前述第1MOS电晶体之汲极,汲极连接于前述第1MOS电晶体之源极及前述第2MOS电晶体之源极,于源极被供给前述第2电压。10.一种差动放大器,其特征在于:系具备第1通道之第1.第2MOS电晶体及第2通道之第3.第4MOS电晶体,该第1通道之第1.第2MOS电晶体于各闸极被供给输入信号,构成差动对,该第2通道之第3.第4MOS电晶体之各汲极被连接于构成前述差动对之第1通道之第1.第2MOS电晶体之汲极,构成对应于前述差动对之负载电晶体对,输出信号系通过前述第1MOS电晶体与第3MOS电晶体之连接节点及前述第2MOS电晶体与第4MOS电晶体之连接节点被输出;前述第1.第2MOS电晶体对及前述第3.第4MOS电晶体对之至少一方为固有型MOS电晶体所构成。11.如申请专利范围第11项之差动放大器,其中由前述负载电晶体对所构成之第2通道之第3.第4MOS电晶体系为闸极共同地连接于前述第1MOS电晶体与第3MOS电晶体之连接节点及前述第2MOS电晶体与第4MOS电晶体之连接节点之另一方而构成电流镜电路。12.如申请专利范围第10项或11项之差动放大器,其中前述第1.第2MOS电晶体对各系由固有型MOS电晶体所构成。13.如申请专利范围第4项之差动放大器,其中前述定电流源具备:第1通道之第5MOS电晶体,于源极被供给前述第2电压;第2通道之第6MOS电晶体,闸极与汲极连接于前述第5MOS电晶体之汲极;二极体,阳极连接于前述第6MOS电晶体之源极,于阴极被供给前述第1电压;第1通道之第7MOS电晶体,于源极被供给前述第2电压,闸极与汲极连接于前述第5MOS电晶体之闸极;第2通道之第8MOS电晶体,汲极连接于前述第7MOS电晶体之汲极,闸极连接于前述第6MOS电晶体之闸极;电阻,一端连接于前述第8MOS电晶体之源极,于另一端被供给前述第1电压;及第1通道之第9MOS电晶体,闸极连接于前述第7MOS电晶体之汲极,于源极被供给前述第2电压,汲极连接于前述第1MOS电晶体之源极与前述第2MOS电晶体之源极。14.如申请专利范围第10项之差动放大器,其中前述定电流源具备:第1通道之第5MOS电晶体,于源极被供给前述第2电压;第2通道之第6MOS电晶体,闸极与汲极连接于前述第5MOS电晶体之汲极;二极体,阳极连接于前述第6MOS电晶体之源极,于阴极被供给前述第1电压;第1通道之第7MOS电晶体,于源极被供给前述第2电压,闸极与汲极连接于前述第5MOS电晶体之闸极;第2通道之第8MOS电晶体,汲极连接于前述第7MOS电晶体之汲极,闸极连接于前述第6MOS电晶体之闸极;电阻,一端连接于前述第8MOS电晶体之源极,于另一端被供给前述第1电压;及第1通道之第9MOS电晶体,闸极连接于前述第7MOS电晶体之汲极,于源极被供给前述第2电压,汲极连接于前述第1MOS电晶体之源极与前述第2MOS电晶体之源极。15.一种基准电压产生电路,其特征在于具备:申请专利范围第1项之差动放大器;第1电阻,于一端被供给前述差动放大器之输出信号,以此端之电压作为基准电压予以输出;第1二极体,阳极连接于前述第1电阻之另一端,于阴极被供给特定电压,前述阳极之电压被作为前述输入信号供给至前述第1.第2MOS电晶体之任一者之闸极;第2电阻,一端连接于前述第1电阻之一端;第3电阻,一端连接于前述第2电阻之另一端,此端之电压被作为前述输入信号供给至前述第1.第2MOS电晶体之另一方之闸极;及第2二极体,阳极连接于前述第3电阻之另一端,于阴极被供给前述特定电压。16.一种基准电压产生电路,其特征在于具备:申请专利范围第3项之差动放大器;第1电阻,于一端被供给前述差动放大器之输出信号,以此端之电压作为基准电压予以输出;第1二极体,阳极连接于前述第1电阻之另一端,于阴极被供给特定电压,前述阳极之电压被作为前述输入信号供给至前述第1.第2MOS电晶体之任一者之闸极;第2电阻,一端连接于前述第1电阻之一端;第3电阻,一端连接于前述第2电阻之另一端,此端之电压被作为前述输入信号供给至前述第1.第2MOS电晶体之另一方之闸极;及第2二极体,阳极连接于前述第3电阻之另一端,于阴极被供给前述特定电压。17.一种基准电压产生电路,其特征在于具备:申请专利范围第10项之差动放大器;第1电阻,于一端被供给前述差动放大器之输出信号,以此端之电压作为基准电压予以输出;第1二极体,阳极连接于前述第1电阻之另一端,于阴极被供给特定电压,前述阳极之电压被作为前述输入信号供给至前述第1.第2MOS电晶体之任一者之闸极;第2电阻,一端连接于前述第1电阻之一端;第3电阻,一端连接于前述第2电阻之另一端,此端之电压被作为前述输入信号供给至前述第1.第2MOS电晶体之另一方之闸极;及第2二极体,阳极连接于前述第3电阻之另一端,于阴极被供给前述特定电压。18.如申请专利范围第15项之基准电压产生电路,其中前述差动放大器之输出信号系通过第2通道之第5MOS电晶体之汲极被输出,该第2通道之第5MOS电晶体之闸极连接于前述第1MOS电晶体与第3MOS电晶体之连接节点及前述第2MOS电晶体与前述第4MOS电晶体之连接节点之任一者,于源极被供给前述第1电压。19.如申请专利范围第16项之基准电压产生电路,其中前述差动放大器之输出信号系通过第2通道之第5MOS电晶体之汲极被输出,该第2通道之第5MOS电晶体之闸极连接于前述第1MOS电晶体与第3MOS电晶体之连接节点及前述第2MOS电晶体与前述第4MOS电晶体之连接节点之任一者,于源极被供给前述第1电压。20.如申请专利范围第17项之基准电压产生电路,其中前述差动放大器之输出信号系通过第2通道之第5MOS电晶体之汲极被输出,该第2通道之第5MOS电晶体之闸极连接于前述第1MOS电晶体与第3MOS电晶体之连接节点及前述第2MOS电晶体与前述第4MOS电晶体之连接节点之任一者,于源极被供给前述第1电压。21.如申请专利范围第15项之基准电压产生电路,其中前述第1MOS电晶体与前述第2MOS电晶体任一者皆系由固有型MOS电晶体所构成。22.如申请专利范围第16项之基准电压产生电路,其中前述第1MOS电晶体与前述第2MOS电晶体任一者皆系由固有型MOS电晶体所构成。23.如申请专利范围第17项之基准电压产生电路,其中前述第1MOS电晶体与前述第2MOS电晶体任一者皆系由固有型MOS电晶体所构成。24.一种基准电压产生电路,其特征在于具备:申请专利范围第13项之差动放大器;第1电阻,于一端被供给前述差动放大器之输出信号,以此端之电压作为基准电压予以输出;第1二极体,阳极连接于前述第1电阻之另一端,于阴极被供给特定电压,前述阳极之电压被作为前述输入信号供给至前述第1.第2MOS电晶体之任一者之闸极;第2电阻,一端连接于前述第1电阻之一端;第3电阻,一端连接于前述第2电阻之另一端,此端之电压被作为前述输入信号供给至前述第1.第2MOS电晶体之另一方之闸极;及第2二极体,阳极连接于前述第3电阻之另一端,于阴极被供给前述特定电压;前述第5.第6.第7.第8及第9MOS电晶体皆系由固有型MOS电晶体所构成。25.一种基准电压产生电路,其特征在于具备:申请专利范围第14项之差动放大器;第1电阻,于一端被供给前述差动放大器之输出信号,以此端之电压作为基准电压予以输出;第1二极体,阳极连接于前述第1电阻之另一端,于阴极被供给特定电压,前述阳极之电压被作为前述输入信号供给至前述第1.第2MOS电晶体之任一者之闸极;第2电阻,一端连接于前述第1电阻之一端;第3电阻,一端连接于前述第2电阻之另一端,此端之电压被作为前述输入信号供给至前述第1.第2MOS电晶体之另一方之闸极;及第2二极体,阳极连接于前述第3电阻之另一端,于阴极被供给前述特定电压;前述第5.第6.第7.第8及第9MOS电晶体皆系由固有型MOS电晶体所构成。26.如申请专利范围第15项之基准电压产生电路,其中前述第1或第2电压系于输入端子被供给电源之输出电压之低通滤过器之输出端子之电压。27.如申请专利范围第16项之基准电压产生电路,其中前述第1或第2电压系于输入端子被供给电源之输出电压之低通滤过器之输出端子之电压。28.如申请专利范围第17项之基准电压产生电路,其中前述第1或第2电压系于输入端子被从给电源之输出电压之低通滤过器之输出端子之电压。29.如申请专利范围第26项之基准电压产生电路,其中前述低通滤过器具备:电阻,一端连接于前述输入端子,另一端连接于前述输出端子;及电容器,一端连接于前述输出端子,另一端接地。30.如申请专利范围第27项之基准电压产生电路,其中前述低通滤过器具备:电阻,一端连接于前述输入端子,另一端连接于前述输出端子;及电容器,一端连接于前述输出端子,另一端接地。31.如申请专利范围第28项之基准电压产生电路,其中前述低通滤过器具备:电阻,一端连接于前述输入端子,另一端连接于前述输出端子;及电容器,一端连接于前述输出端子,另一端接地。32.如申请专利范围第20项之基准电压产生电路,其中前述电阻系设于第1导电型井表面所形成之第2导电型区域,此第1导电型系形成于第1导电型基板内所形成之第2导电型井内,前述第1导型井,前述第2导电型井及前述第1导电型基板系接地。33.如申请专利范围第29项之基准电压产生电路,其中前述电容器系由被接地的井,形成于前述井表面上之闸绝缘膜,以及形成于前述闸绝缘膜上之电极所构成。34.如申请专利范围第30项之基准电压产生电路,其中前述电容器系由被接地的井,形成于前述井表面上之闸绝缘膜,以及形成于前述闸绝缘膜上之电极所构成。35.如申请专利范围第31项之基准电压产生电路,其中前述电容系由被接地的井,形成于前述井表面上之闸绝缘膜,以及形成于前述闸绝缘膜上之电极所构成。36.如申请专利范围第15项之基准电压产生电路,其中于由前述各MOS电晶体之源极、汲极或闸极所连接之配线,前述各电阻之一端或另一端所连接之配线,前述各二极体之阳极或阴极所连接之配线,或将构成前述定电流源之元件予以相互连接之配线所成之配线群中,在未被供给电源电压具未被接地之配线之至少一部分之两侧,设置未接地之配线37.如申请专利范围第16项之基准电压产生电路,其中于由前述各MOS电晶体之源极、汲极或闸极所连接之配线,前述各电阻之一端或另一端所连接之配线,前述各二极体之阳极或阴极所连接之配线,或将构成前述定电流源之元件予以相互连接之配线所成之配线群中,在未被供给电源电压且未被接地之配线之至少一部分之两侧,设置未接地之配线。38.如申请专利范围第17项之基准电压产生电路,其中于由前述各MOS电晶体之源极、汲极或闸极所连接之配线,前述各电阻之一端或另一端所连接之配线,前述各二极体之阳极或阴极所连接之配线,或将构成前述定电流源之元件予以相互连接之配线所成之配线群中,在未被供给电源电压且未被接地之配线之至少一部分之两侧,设置未接地之配线。39.如申请专利范围第24项之基准电压产生电路,其中于由前述各MOS电晶体之源极、汲极或闸极所连接之配线,前述各电阻之一端或另一端所连接之配线,前述各二极体之阳极或阴极所连接之配线,或将构成前述定电流源之元件予以相互连接之配线所成之配线群中,在未被供给电源电压且未被接地之配线之至少一部分之两侧,设置未接地之配线。40.如申请专利范围第25项之基准电压产生电路,其中于由前述各MOS电晶体之源极、汲极或闸极所连接之配线,前述各电阻之一端或另一端所连接之配线,前述各二极体之阳极或阴极所连接之配线,或将构成前述定电流源之元件予以相互连接之配线所成之配线群中,在未被供给电源电压且未被接地之配线之至少一部分之两侧,设置未接地之配线。41.如申请专利范围第15项之基准电压产生电路,其中于由前述各MOS电晶体之源极、汲极或闸极所连接之配线,前述各电阻之一端或另一端所连接之配线,前述各二极体之阳极或阴极所连接之与线,或将构成前述定电流源之元件予以相互连接之配线所成之配线群中,在未被供给电源电压且未被接地之配线与被供给电源压之电源线相交叉处,于前述电源线与此相交叉的配线之间设置未被接地之配线。42.如申请专利范围第16项之基准电压产生电路,其中于由前述各MOS电晶体之源极、汲极或闸极所连接之配线,前述各电阻之一端或另一端所连接之配线,前述各二极体之阳极或阴极所连接之配线,或将构成前述定电流源之元件予以相互连接之配线所成之配线群中,在未被供给电源电压且未被接地之配线与被供给电源电压之电源线相交叉处,于前述电源线与此相交叉的配线之间设置未被接地之配线。43.如申请专利范围第17项之基准电压产生电路,其中于由前述各MOS电晶体之源极、汲极或闸极所连接之配线,前述各电阻之一端或另一端所连接之配线,前述各二极体之阳极或阴极所连接之配线,或将构成前述定电流源之元件予以相互连接之配线所成之配线群中,在未被供给电源电压且未被接地之配线与被供给电源电压之电源线相交叉处,于前述电源线与此相交叉的配线之间设置未被接地之配线。44.如申请专利范围第24项之基准电压产生电路,其中于由前述各MOS电晶体之源极、汲极或闸极所连接之配线,前述各电阻之一端或另一端所连接之配线,前述各二极体之阳极或阴极所连接之配线,或将构成前述定电流源之元件予以相互连接之配线所成之配线群中,在未被供给电源电压且未被接地之配线与被供给电源电压之电源线相交叉处,于前述电源线与此相交叉的配线之间设置未被接地之配线。45.如申请专利范围第25项之基准电压产生电路,其中于由前述各MOS电晶体之源极、汲极或闸极所连接之配线,前述各电阻之一端或另一端所连接之配线,前述各二极体之阳极或阴极所连接之配线,或将构成前述定电流源之元件予以相互连接之配线所成之配线群中,在未被供给电源电压且未被接地之配线与被供给电源电压之电源线相交叉处,于前述电源线与此相交叉的配线之间设置未被接地之配线。46.一种基准电压产生电路,其特征在于具备:第1通道之第1MOS电晶体,于源极被供给第1电压;第2通道之第2MOS电晶体,闸极与汲极连接于前述第1MOS电晶体之汲极;第1二极体,阳极连接于前述第2MOS电晶体之源极,于阴极被供给第2电压;第1通道之第3MOS电晶体,于源极被供给前述第1电压,闸极与汲极连接于前述第1MOS电晶体之闸极;第2通道之第4MOS电晶体,汲极连接于前述第3MOS电晶体之汲极,闸极连接于前述第2MOS电晶体之闸极;第1定电流线,由一端连接于前述第4MOS电晶体之源极,于另一端被供给前述第2电压之第1电阻所成;第1通道之第5MOS电晶体,于源极被供给前述第1电压;第2通道之第6MOS电晶体,闸极与汲极连接于前述第5MOS电晶体之汲极;第2二极体,阳极连接于前述第6MOS电晶体之源极,于阴极被供给前述第2电压;第1通道之第7MOS电晶体,于源极被供给前述第1电压,闸极与汲极连接于前述第5MOS电晶体之闸极;第2通道之第8MOS电晶体,汲极连接于前述第7MOS电晶体之汲极,闸极连接于前述第6MOS电晶体之闸极;第2电阻,一端连接于前述第8MOS电晶体之源极;第2定电流源,由阳极连接于前述第2电阻之另一端,于阴极被供给前述第2电压之第3二极体所成;第1通道之第9MOS电晶体,于源极被供给前述第1电压,闸极连接于前述第3MOS电晶体之闸极;第1通道之第10MOS电晶体,于源极被供给前述第1电压,汲极连接于前述第9MOS电晶体之汲极;第3电阻,于一端连接于上述第9MOS电晶体之汲极与上述第10MOS电晶体之汲极,于另一端被供给前述第2电压,以此端之电压作为基准电压输出;上述第1.第3.第5.第7.第9.第10之MOS电晶体系由固有型MOS电晶体所构成。47.一种升压电路,其特征在于具备:申请专利范围第1项之差动放大器;升压机构,被供给升压电路活性化信号、输出升压电压;降压电路,被供给前述升压电压,将前述升压电压以一定之比率予以降压后之电压予以输出;及控制电路,因应前述差动放大器之输出电压、产生前述升压电路之活性化信号。48.一种升压电路,其特征在于具备:申请专利范围第3项之差动放大器;升压机构,被供给升压电路活性化信号、输出升压电压;降压电路,被供给前述升压电压,将前述升压电压以一定之比率予以降压后之电压予以输出;及控制电路,因应前述差动放大器之输出电压、产生前述升压电路之活性化信号。49.一种半导体记忆装置,其特征在于:具备:申请专利范围第15项之基准电压产生电路;及复数记忆胞呈矩阵状形成之记忆胞阵列;与被供给至前述记忆胞之各节点之外部电源电压相异之电压,系以前述基准电压产生电路之输出电压为基准而生成。50.一种半导记忆装置,其特征在于:具备:申请专利范围第16项之基准电压产生电路;及复数记忆胞呈矩阵状形成之记忆胞阵列;与被供给至前述记忆胞之各节点之外部电源电压相异之电压,系以前述基准电压产生电路之输出电压为基准而被生成。51.一种半导体记忆装置,其特征在于:具备:申请专利范围第17项之基准电压产生电路;及复数记忆胞呈矩阵状形成之记忆胞阵列;与被供给至前述记忆胞之各节点之外部电源电压相异之电压,系以前述基准电压产生电路之输出电压为基准而被生成。52.一种半导体记忆装置,其特征在于:具备:申请专利范围第24项之基准电压产生电路;及复数记忆胞呈矩阵状形成之记忆胞阵列;与被供给至前述记忆胞之各节点之外部电源电压相异之电压,系以前述基准电压产生电路之输出电压为基准而被生成。53.一种半导体记忆装置,其特征在于:具备:申请专利范围第25项之基准电压产生电路;及复数记忆胞呈矩阵状形成之记忆胞阵列;与被供给至前述记忆胞之各节点之外部电源电压相异之电压,系以前述基准电压产生电路之输出电压为基准而被生成。54.一种半导体记忆装置,其特征在于具备:申请专利范围第46项之基准电压产生电路;及复数记忆胞呈矩阵状形成之记忆胞阵列;与被供给至前述记忆胞之各节点之外部电源电压相异之电压,系以前述基准电压产生电路之输出电压为基准而被生成。图式简单说明:第一图本发明之第1实施例表示图。第二图(a)、(b)实际测得之MOS电晶体之Vg-Id特性表示图。第三图本发明之第2实施形态表示图。第四图本发明之第3实施形态表示图。第五图本发明之第4实施形态表示图。第六图本发明之第5实施形态表示图。第七图本发明之第6实施形态表示图。第八图本发明之第7实施形态表示图。第九图本发明之第8实施形态表示图。第十图本发明之第9实施形态表示图。第十一图本发明之第10实施形态表示图。第十二图本发明之第11实施形态表示图。第十三图本发明之第12实施形态表示图。第十四图带隙参考电路之概略说明图。第十五图本发明之第13实施形态表示图。第十六图本发明之第14实施形态表示图。第十七图本发明之第15实施形态表示图。第十八图本发明之第16实施形态表示图。第十九图本发明之第17实施形态表示图。第二十图本发明所使用之低通滤过器之表示图。第二十一图第十六图所示之用于低通滤过器之电阻之构造表示图。第二十二图第十六图所示之用于低通滤过器之电容器之构造表示图。第二十三图本发明之第1配线图案表示图。第二十四图习知之配线图案表示图。第二十五图其他的习知之配线图案表示图。第二十六图本发明之第2配线图案表示图。第二十七图(a)、第二十七图(b)第二十三图所示之配线图案之断面表示图。第二十八图本发明之具有带隙参考电路之非挥发性半导体记忆装置表示图。第二十九图本发明之第18实施形态表示图。第三十图习知之差动放大器表示图。第三十一图MOS电晶体之Vg-Id特性表示图。 |
