| 主权项 |
1.一种DRAM装置,藉由复数级解码方式使字元线昇压而将电荷传送至单元,包含:第一生成机构,根据蓄积于电容之电荷,产生用以驱动字元线的驱动信号;及第二生成机构,藉由电荷帮浦,在DRAM晶片内直流地产生用以控制根据位址信号而被解码的各级驱动电晶体之闸电极的控制信号。2.一种DRAM装置,藉由复数级解码方式位元线等化信号昇压进行等化,包含:第一生成机构,根据蓄积于电容之电荷,产生位元线等化信号;及第二生成机构,藉由电荷帮浦,在DRAM晶片内直流地产生用以控制根据位址信号而被解码的各级驱动电晶之闸电极的控制信号。3.一种DRAM装置,藉由复数级解码方式使位元线分离信号昇压而进行位元线与侦测放大器之间的电荷传送,包含:第一生成机构,根据蓄积于电容之电荷,产生位元线分离信号;及第二生成机构,藉由电荷帮浦,在DRAM晶片内直流地产生用以控制根据位址信号而被解码的各级驱动电晶体之闸电极的控制信号。4.一种DRAM装置,包含:第一生成机构,根据蓄积于电容之电荷,产生用以驱动字元线的驱动信号;第二生成机构,根据盖积于电容之电荷,产生位元线等化信号;第三生成机构,根据盖积于电容之电荷,产生位元线分离信号;及第四生成机构,藉由电荷帮浦,在DRAM晶片内直流地产生用以控制根据位址信号而被解码的各级驱动电晶体之闸电极的控制信号。5.如申请专利范围第1项之DRAM装置,其中该电荷帮浦系由两级以上的帮浦电路串联连接而构成。6.如申请专利范围第2项之DRAM装置,其中该电荷帮浦系由两级以上的帮浦电路串联连接而构成。7.如申请专利范围第3项之DRAM装置,其中该电荷帮浦系由两级以上的帮浦电路串联连接而构成。8.如申请专利范围第4项之DRAM装置,其中该电荷帮浦系由两级以上的帮浦电路串联连接而构成。9.如申请专利范围第1项之DRAM装置,其具有:多重驱动该字元线而进行试验的测试模式;及驱动机构,第一循环中驱动同于一般模式的数目之字元线,第二循环中在已被驱动的字元线未reset的情况下驱动其他的字元线。10.如申请专利范围第4项之DRAM装置,其具有:多重驱动该字元线而进行试验的测试模式;及驱动机构,第一循环中驱动同于一般模式的数目之字元线,第二循环中在已被驱动的字元线未reset的情况下驱动其他的字元线。11.如申请专利范围第1项之DRAM装置,其具有:复数个储存体,使该DRAM装置可分别独立地解码控制,各该复数个储存体分别设有该第一生成机构。12.如申请专利范围第2项之DRAM装置,其具有:复数个储存体,使该DRAM装置可分别独立地解码控制,各该复数个储存体分别设有该第一生成机构。13.如申请专利范围第3项之DRAM装置,其具有:复数个储存体,使该DRAM装置可分别独立地解码控制,各该复数个储存体分别设有该第一生成机构。14.如申请专利范围第4项之DRAM装置,其具有:复数个储存体,使该DRAM装置可分别独立地解码控制,各该复数个储存体分别设有该第一生成机构。15.如申请专利范围第1项之DRAM装置,其具有:复数个储存体,使该DRAM装置可分别独立地解码控制,该第一生成机构的数目在该DRAM装置整体中仅存在一个或是不多于储存体的数目,利用关于该复数个储存体之每一个的储存体分配位址而进行解码,藉此供给字元线驱动信号、位元线等化信号与位元线分离信号,以供给予各储存体。16.如申请专利范围第2项之DRAM装置,其具有:复数个储存体,使该DRAM装置可分别独立地解码控制,该第一生成机构的数目在该DRAM装置整体中仅存在一个或是不多于储存体的数目,利用关于该复数个储存体之每一个的储存体分配位址而进行解码,藉此供给字元线驱动信号、位元线等化信号与位元线分离信号,以供给予各储存体。17.如申请专利范围第3项之DRAM装置,其具有:复数个储存体,使该DRAM装置可分别独立地解码控制,该第一生成机构的数目在该DRAM装置整体中仅存在一个或是不多于储存体的数目,利用关于该复数个储存体之每一个的储存体分配位址而进行解码,藉此供给字元线驱动信号、位元线等化信号与位元线分离信号,以供给予各储存体。18.如申请专利范围第4项之DRAM装置,其具有:复数个储存体,使该DRAM装置可分别独立地解码控制,该第一生成机构的数目在该DRAM装置整体中仅存在一个或是不多于储存体的数目,利用关于该复数个储存体之每一个的储存体分配位址而进行解码,藉此供给字元线驱动信号、位元线等化信号与位元线分离信号,以供给予各储存体。19.一种大型积体电路,其特征在于:申请专利范围第1项之DRAM装置与具有逻辑功能的大型积体电路混成于同一晶片上。20.一种大型积体电路,其特征在于:申请专利范围第2项之DRAM装置与具有逻辑功能的大型积体电路混成于同一晶片上。21.一种大型积体电路,其特征在于:申请专利范围第3项之DRAM装置与具有逻辑功能的大型积体电路混成于同一晶片上。22.一种大型积体电路,其特征在于:申请专利范围第4项之DRAM装置与具有逻辑功能的大型积体电路混成于同一晶片上。23.如申请专利范围第1项之DRAM装置,其中至少该最后一级的驱动电晶体包含PMOS,在该PMOS之源极有由该第一生成机械所产生的驱动信号供给,其他电路有由该第二生成机构所产生的控制信号供给。24.如申请专利范围第2项之DRAM装置,其中至少该最后一级的驱动电晶体包含PMOS,在该PMOS之源极有由该第一生成机械所产生的驱动信号供给,其他电路有由该第二生成机构所产生的控制信号供给。25.如申请专利范围第3项之DRAM装置,其中至少该最后一级的驱动电晶体包含PMOS,在该PMOS之源极有由该第一生成机械所产生的驱动信号供给,其他电路有由该第二生成机构所产生的控制信号供给。26.如申请专利范围第4项之DRAM装置,其中至少该最后一级的驱动电晶体包含PMOS,在该PMOS之源极有由该第一生成机械所产生的驱动信号供给,其他电路有由该第二生成机构所产生的控制信号供给。27.一种DRAM装置,复数个单元阵列在列方向与行方向成二维配置,其特征在于:于复数个单元阵列之列方向的边界设有共有侦测放大器区域,该共有侦测放大器区域藉由位元线分离信号输入于闸电极的电晶体而分开;于行方向的边界以行解码器为中心,其两端设有字元线驱动器区域:于该侦测放大器区域与该行解码器、字元线驱动器区域的交会之处设有位元线分离信号及位元线等化信号:此外,根据蓄积于电容之电荷,产生用以驱动字元线的驱动信号、位元线等化信号、位元线分离信号三者至少其中之一,并且藉由电荷帮浦,在DRAM晶片内直流地产生用以控制根据位址信号而被解码的各级驱动电晶体之闸电极的控制信号。28.如申请专利范围第27项之DRAM装置,其中产生控制各级驱动电晶体之闸电极用的控制电压之电荷帮浦电路系设置于晶片之约中央位置。29.如申请专利范围第28项之DRAM装置,其中该电荷帮浦电路为复数,各电荷帮浦电路系配置于晶片中央的上下方向。30.如申请专利范围第27项之DRAM装置,其中该行解码器为相对于两端的字元线驱动器之共通构成。图式简单说明:第一图表示本发明之实施例之一的DRAM装置中,用以生成WORVnj信号的电路之构造;第二图表示用以生成WDRVn信号的电路之构造;第三图表示用以观察习知的Vpp帮浦电路之效率的电路构造;第四图表示用以说明当效率为100%时之操作的图;第五图表示用以说明当附有寄生电容时之操作的图;第六图系用以说明Vpp帮浦电路之效率有关的其他因素之图;第七图表示将第二图所示的电路加以简化的电路构造;第八图表示第七图之电路的各节点之操作的时序图;第九图表示用以观察本实施例之启动电路之效率的电路构造;第十图表示用以说明启动电路中,效率降低的因素之图;第十一图系比较启动电路与帮浦电路之间的寄性电容所造成之效率降低的图;第十二图表示用以说明位元线等化信号与位元线分离信号之驱动方法的图;第十三图表示位元线等化信号与位元线分离信号之驱动电路;第十四图表示位元线等化信号与位元线分离信号之驱动电路的其他构造中,输出EQLn信号的构造;第十五图表示位元线等化信号与位元线分离信号之驱动电路的其他构造中,输出EQLp信号的构造;第十六图表示进行行位址上位(A8R、A9R.、A10R)之分配的4MDRAM之图;第十七图表示用以生成RSLn的电路与A、B、C输入/RSLn输出的关系图;第十八图表示由128个512K位元的单元阵列所形成之64MDRAM的布局模式图;第十九图表示第十八图的部份扩大图;第二十图a-第二十图c表示Vpp帮浦电路之一级昇压电路与两级昇压电路之构造图;第二十一图表示用于反相输入(BarIn)实验时,产生WDRVn信号之电路;第二十二图a-第二十二图c表示用于反相输入实验时,产生WDRVnj信号之电路;第二十三图表示用于反相输入实验时,用以产生驱动特定的字元线之电路;第二十四图用以说明两级解码器之外观;第二十五图表示第1习知技术之行解码器与WL驱动器中,用以产生驱动特定的字元线之电路;第二十六图表示第1习知技术之行解码器与WL驱动器中,用以产生WDRVnj信号之电路;第二十七图表示第2习知技术之行解码器与WL驱动器中,用以产生驱动特定的字元线之电路;第二十八图表示第2习知技术之行解码器与WL驱动器中,用以生产WDRVnj信号之电路;第二十九图表示电荷帮浦电路之构成;第三十图表示用以说明第二十九图所示之电荷帮浦电路的操作之时序图。 |
