| 主权项 |
1.一种半导体积体电路装置,其特征为:具有互为区划于一个半导体本体上的第一半导体主面和第二半导体主面,且具有第一MISFET和第二MISFET,其中前述第一MISFET包含有,第一闸极,介以绝缘膜设有前述第一半导体主面上;第一区域,对准于前述第一闸极,显示与前述第一半导体主面之导电型相反的导电型;第一绝缘膜,位于前述第一区域上,且设在前述第一闸极之侧壁上;第二区域,依前述第一绝缘膜而对准,显示与前述第一区域相同的导电型,且与该第一区域接触;以及金属半导体反应层,依前述第一绝缘膜而对准于前述第二区域主面,而前述第二MISFET包含有,第二闸极,介以绝缘膜设在前述第二半导体主面上;第三区域,对准于前述第二闸极,显示与前述第二半导体主面之导电型相反的导电型;第二绝缘膜,位于前述第三区域上,且设在前述第二闸极之侧壁上,相对前述第一绝缘膜,其闸极长度方向之宽度为不同者;第四区域,依前述第二绝缘膜而对准,显示与前述第三区域相同的导电型,且与该第三区域接触;以及金属半导体反应层,依前述第二绝缘膜而对准于前述第四区域主面。2.如申请专利范围第1项之半导体积体电路装置,其中前述第一、第二MISFET各自的金属半导体反应层系由钴矽化物所构成。3.如申请专利范围第1项之半导体积体电路装置,其中前述第一、第二闸极系由半导体所构成,而在前述第一、第二闸极各自的表面上形成有金属半导体反应层。4.如申请专利范围第3项之半导体积体电路装置,其中前述半导体系由多晶矽所构成,而前述金属半导体反应层系由钴矽化物所构成。5.一种半导体积体电路装置,其特征为:具有互为区划于半导体本体上的第一井和第二井,且具有第一MISFET和第二MISFET,其中前述第一MISFET包含有,第一闸极,介以绝缘膜设在前述第一井主面上;第一区域,对准于前述第一闸极,且在前述第一井主面内显示与前述井之导电型相反的导电型;第一绝缘膜,位于前述第一区域上,且设在前述第一闸极之侧壁上;第二区域,依前述第一绝缘膜而对准,显示与前述第一区域相同的导电型,且与该第一区域接触;以及金属半导体反应层,依前述第一绝缘膜而对准于前述第二区域主面,而前述第二MISFET包含有,第二闸极,介以绝缘膜设在前述第二井主面上;第三区域,对准于前述第二闸极,且在前述第二井主面内显示与前述第二井之导电型相反的导电型;第二绝缘膜,位于前述第三区域上,且设在前述第二闸极之上部及侧壁,相对前述第一绝缘膜,其闸极长度方向之宽度为不同者;第四区域,依前述第二绝缘膜而对准,显示与前述第三区域相同的导电型,且与该第三区域接触;以及金属半导体反应层,依前述第二绝缘膜而对准于前述第四区域主面。6.如申请专利范围第5项之半导体积体电路装置,其中前述第二绝缘膜之宽度系大于前述第一绝缘膜之宽度。7.如申请专利范围第5项之半导体积体电路装置,其中前述第一、第二MISFET各自的金属半导体反应层系由钴矽化物所构成。8.如申请专利范围第5项之半导体积体电路装置,其中前述第一、第二闸极系由半导体所构成,而在前述第一、第二闸极各自的表面上形成有金属半导体反应层。9.如申请专利范围第5项之半导体积体电路装置,其中前述半导体系由多晶矽所构成,而前述金属半导体反应层系由钴矽化物所构成。10.一种半导体积体电路装置,其特征为:具有互由绝缘隔离层所区划的第一半导体和第二半导体,且具有第一MISFET和第二MISFET,来自前述第二闸极端之前述第二绝缘膜的图案宽度系设定成大于来自前述第一闸极端之前述第一绝缘膜的图案宽度,其中前述第一MISFET包含有,第一闸极,介以闸极绝缘膜设在前述第一半导体上;第一杂质浓度之第一区域,对准于前述第一闸极及前述绝缘隔离层,显示与前述第一半导体之导电型相反的导电型;第一绝缘膜,位于前述第一区域上,且选择形成于前述第一闸极之侧壁上;第二区域,对准于前述第一闸极及前述绝缘隔离层,与前述第一区域为相同的导电型,且与前述第一杂质浓度相较显示高浓度,并与该第一区域接触;以及金属半导体反应层,依前述第一绝缘膜而对准于前述第二区域主面,而前述第二MISFET包含有,第二闸极,介以绝缘膜设在前述第二半导体上;第三杂质浓度之第三区域,对准于前述第二闸极及绝缘隔离层,显示与前述第二半导体之导电型相反的导电型;第二绝缘膜,位于前述第三区域上,且由前述第二闸极之侧壁及前述绝缘隔离层膨出而选择形成者;第四区域,依前述第二绝缘膜及前述绝缘隔离层而对准,与前述第三区域为相同的导电型,且与前述第三杂质浓度相较显示高浓度,并与该第三区域接触;以及金属半导体反应层,依前述第二绝缘膜而对准于前述第四区域;又来自前述第二闸极端之前述第二绝缘膜的图案宽度系设定成大于来自前述第一闸极端之前述第一绝缘膜的图案宽度。11.如申请专利范围第10项之半导体积体电路装置,其中前述第一、第二半导体,系各自设在单晶矽本体上,前述第一、第三闸极系分别由多晶矽和形成于其表面上的金属矽化物层所构成,而前述第一、第二MISFET之金属半导体反应层系由金属矽化物所构成。12.如申请专利范围第11项之半导体积体电路装置,其中前述金属矽化物,系钴矽化物。13.如申请专利范围第10项之半导体积体电路装置,其中前述绝缘隔离层,系由设在半导体本体上之沟及埋设在该沟内的绝缘层所构成。14.如申请专利范围第13项之半导体积体电路装置,其中体积体电路装置,其中前述第一、第二半导体,系各自在前述半导体本体上所选择形成的第一、第二井区域,而前述绝缘隔离层系形成比前述第一、第二井区域之深度还浅。15.如申请专利范围第10项之半导体积体电路装置,其中前述第二MISFET之闸极绝缘膜系比前述第一MISFET之闸极绝缘膜还厚。16.一种半导体积体电路装置之制造方法,其特征为:包含有,分别在第一半导体主面上介以第一闸极绝缘膜将第一闸极图案形成,而在第二半导体主面上介以第二闸极绝缘膜将第二闸极图案形成的步骤;在未由前述第一闸极遮覆的前述第一半导体主面上,导入与前述第一半导体之导电型相反之导电型的杂质,以形成具有第一杂质浓度之第一区域的步骤;在未由前述第二闸极遮覆的前述第二半导体主面上,导入与前述第一半导体之第一导电型相反之第二导电型的杂质,以形成具有第三杂质浓度之第三区域的步骤;在形成有前述第一闸极之第一半导体主面及形成有前述第二闸极之第二半导体主面上分别形成绝缘膜的步骤;藉由对前述第一半导体主面上绝缘膜进行异方性蚀刻以在前述第一闸极之侧壁上余留第一绝缘膜的步骤;在前述第二半导体主面上之绝缘膜上设置图案屏罩,藉由利用该屏罩对前述绝缘膜进行图案蚀刻以在前述第二闸极之侧壁上余留第二绝缘膜的步骤;在未被前述第一绝缘膜遮覆之第一半导体主面上导入显示第二导电型之杂质,以形成具有高于前述第一杂质浓度之第二杂质浓度之第二区域,而在未由前述第二绝缘膜遮覆之第二半导体主面上导入显示第二导电型之杂质,以形成具有高于前述第三杂质浓度之第四杂质浓度之第四区域的步骤;以及分别在前述第二区域表面上形成由前述第一绝缘膜对准之金属半导体反应层,而在前述第四区域表面上形成由前述第二绝缘膜对准之金属半导体反应层的步骤。17.如申请专利范围第16项之半导体积体电路装置之制造方法,其中在形成前述第二、第四区域之后,在前述第二、第四区域表面上堆积金属膜,并藉由对该金属膜进行热处理以在前述第二、第四区域表面上分别形成前述金属半导体反应层。18.如申请专利范围第17项之半导体积体电路装置之制造方法,其中前述金属膜为钴,而依该金属膜之热处理所形成的前述金属半导体反应层为钴矽化物。19.如申请专利范围第16项之半导体积体电路装置之制造方法,其中前述第一、第二闸极系由多晶矽半导体所构成,而在该第一、第二闸极表面上堆积前述金属膜,且以前述金属半导体层形成步骤在前述第一、第二闸极表面上分别形成金属半导体反应层。20.如申请专利范围第19项之半导体积体电路装置之制造方法,其中前述金属半导体反应层为钴矽化物。21.一种半导体积体电路装置,其特征为:在基板本体上具有第一半导体区域和第二半导体区域,且具有第一MISFET和第二MISFET,其中前述第一MISFET包含有,第一闸极,介以具有第一膜厚之闸极绝缘膜设在前述第一半导体区域主面上;第一杂质浓度之第一区域,对准于前述第一闸极,且在前述第一半导体区域内显示与前述第一半导体区域之导电型相反的导电型;第一绝缘膜,位于前述第一区域上,且在前述第一闸极之侧壁上具有被选择形成之第一侧壁宽度;第二区域,对准于前述第一绝缘膜,与前述第一区域为相同的导电型,且与前述第一杂质深度相较显示高浓度,而一部分重叠在该第一区域上;以及金属半导体反应层,依前述第一绝缘膜而对准于前述第二区域主面,而前述第二MISFET包含有,第二闸极,介以具有厚于前述第一膜厚之第二膜最的闸极绝缘膜设在前述第二半导体区域主面上;第三杂质浓度之第三区域,对准于前述第二闸极,且在前述第二半导体区域内显示与前述第一半导体区域之导电型相反的导电型;第二绝缘膜,位于前述第三区域上,且具有在前述第二闸极之侧壁所选择形成之大于前述第一侧壁宽度的第二侧壁宽度;第四区域,依前述第二绝缘膜而对准,与前述第三区域为相同的导电型,且与前述第三杂质浓度相较显示高浓度,并重叠在该第三区域上;以及金属半导体反应层,依前述第二绝缘膜而对准于前述第四区域主面。22.如申请专利范围第21项之半导体积体电路装置,其中前述第一、第二MISFET各自的金属半导体反应层系由钴矽化物所构成。23.如申请专利范围第21项之半导体积体电路装置,其中前述第一、第二闸极系由半导体所构成,而在前述第一、第二闸极各自的表面上形成有金属半导体反应层。24.如申请专利范围第23项之半导体积体电路装置,其中前述半导体系由多晶矽所构成,而前述金属半导体反应层系由钴矽化物所构成。25.一种半导体积体电路装置,其系包含具有互为区划于半导体主面上之第一半导体区域和第二半导体区域,及由形成于前述第一半导体区域内之低浓度区域及高浓度区域所构成之LDD构造之源汲极区域的第一MISFET,以及具有由形成于前述第二半导体区域内之低浓度区域及高浓度区域所构成之LDD构造之源汲极区域的第二MISFET,其特征为:前述第二MISFET中之低浓度区域的补偿长度大于前述第一MISFET中之低浓度区域的补偿长度,而在前述第一、第二MISFET之各自的高浓度区域表面上形成有金属半导体反应层。26.如申请专利范围第25项之半导体积体电路装置,其中前述金属半导体反应层系由钴矽化物所构成。27.一种半导体积体电路装置之制造方法,其特征为:包含有,分别在第一半导体主面上介以第一闸极绝缘膜将第一闸极图案形成,而在第二半导体主面上介以第二闸极绝缘膜将第二闸极图案形成的步骤;在未由前述第一闸极遮覆的前述第一半导体主面上,导入与前述第一半导体之导电型相反之导电型的杂质,以形成具有由前述第一闸极所对准之第一杂质浓度之第一区域的步骤;在未由前述第二闸极遮覆的前述第二半导体主面上,导入与前述第一半导体之第一导电型相反之第二导电型的杂质,以形成具有由前述第二闸极所对准之第三杂质浓度之第三区域的步骤;在形成有前述第一闸极之第一半导体主面及形成有前述第二闸极之第二半导体主面上分别形成绝缘膜的步骤;藉由对前述第一半导体主面上之绝缘膜进行异方性蚀刻以在前述第一闸极之侧壁上余留第一绝缘膜的步骤;在前述第二半导体主面上之绝缘膜上设置加工尺寸大于前述第二闸极之图案屏罩,在该图案屏罩所规定之方式下对前述绝缘膜进行图案蚀刻,以在前述第二闸极之侧壁上余留具有比前述绝缘膜之侧壁宽度还大之侧壁宽度之第二绝缘膜的步骤;在未由第一绝缘膜所遮覆之第一半导体主面上导入显示第二导电型之杂质,以形成具有高于前述第一杂质浓度之第二杂质浓度,且对准于前述第一绝缘膜之第二区域的步骤;在未由前述第二绝缘膜遮覆之第二半导体主面上导入显示第二导电型之杂质,以形成具有高于前述第三杂质浓度之第四杂质浓度,且对准于前述第二绝缘膜之第四区域的步骤;以及;分别在前述第二区域表面上形成由前述第一绝缘膜对准之金属半导体反应层,而在前述第四区域表面上形成由前述第二绝缘膜对准之金属半导体反应层的步骤。28.如申请专利范围第27项之半导体积体电路装置之制造方法,其中前述第二闸极绝缘膜厚系形成厚于前述第一闸极绝缘膜之膜厚者。29.如申请专利范围第27项之半导体积体电路装置之制造方法,其中在形成前述第二、第四区域之后,在前述第二、第四区域表面上堆积金属膜,并藉由对该金属膜进行热处理以在前述第二、第四区域表面上分别形成前述金属半导体反应层。30.如申请专利范围第29项之半导体积体电路装置之制造方法,其中前述金属膜为钴,而利用热处理使该金属膜和前述第二区域及前述第四区域表面起反应,此后,藉由除去未反应之金属膜以选择形成由钴矽化物所构成的前述金属半导体反应层。31.如申请专利范围第27项之半导体积体电路装置之制造方法,其中前述第一、第二闸极系由多晶矽半导体所形成,而在该第一、第二闸极表面上堆积前述金属膜,且以前述金属半导体层形成步骤在前述第一、第二闸极表面露出部上分别形成金属半导体反应层。32.如申请专利范围第31项之半导体积体电路装置之制造方法,其中前述第一、第二闸极表面之金属半导体反应层系由钴矽化物所构成。33.一种CMIS半导体积体电路装置,其特征为:具有互为区划为一个半导体本体上第一导电型的第一井和显示与前述第一导电型相反之导电型之第二导电型的第二井,且具有第二导电型通道之第一MISFET和第一导电型通道之第二MISFET,其中前述第二导电型通道之第一MIDFET包含有,第一闸极,介以绝缘膜设在前述第一井主面上,第二导电型之第一区域,形成于前述第一井内;第一绝缘膜,位于前述第一区域上,且设在前述第一闸极之侧壁上;第二导电型之第二区域,依前述第一绝缘膜而对准,显示与前述第一区域相同的导电型,且与该第一区域接触;以及金属半导体反应层,依前述第一绝缘膜而对准于前述第二区域主面,而前述第一导电型通道之第二MISFET包含有,第二闸极,介以绝缘膜设在前述第二井主面上;第一导电型之第三区域,形成于前述第二井内;第二绝缘膜,位于前述第三区域上,且设在前述第二闸极之侧壁上;第四区域,依前述第二绝缘膜而对准,且与该第三区接触;以及金属半导体反应层,依前述第二绝缘膜而对准于前述第四区域主面。34.如申请专利范围第33项之CMIS半导体积体电路装置,其中前述第一导电型系显示n型,前述第二导电型系显示P型。35.如申请专利范围第33项之CMIS半导体积体电路装置,其中前述第一、第二闸极分别由多晶矽半导体所构成,而在前述第一闸极上包含有第二导电型之杂质,在前述第二闸极上包含有第二导电型之杂质。36.如申请专利范围第34项之CMIS半导体积体电路装置,其中前述第一、第二闸极之各自的表面上形成有金属半导体反应层。37.如申请专利范围第35项之CMIS半导体积体电路装置,其中前述第一、第二闸极之各个系由多晶矽所构成,而前述金属半导体反应层系由钴矽化物所构成。38.一种半导体装置,其系由一个MISFET和蓄积电容元件所构成之DRAM单元,与由CMISFET所构成之逻辑电路形成于一个半导体本体上所成的半导体积体电路装置,其特征为:前述一个MISFET之闸极系由多晶矽化物层所构成,而前述CMISFET之半导体区域之表面系具有矽化物层。39.一种半导体积体电路装置,其系内建有CMOS构成之正反型SRAM单元,其特征为:SRAM系由一对负载PMOS、一对驱动NMOS及一对传输NMOS所构成,而上述PMOS、一对驱动NMOS及一对传输NMOS系由自对矽化物电极构造所构成。40.如申请专利范围第39项之半导体积体电路装置,其中前述一对负载PMOS之闸极,系由包含P型杂质之多晶化层、和形成于该多晶矽层表面上之金属矽化物层所构成,而前述一对驱动NMOS及一对传输NMOS之各自的闸极,系由包含N型杂质之多晶矽层、和形成于该多晶矽层表面上之金属矽化物层所构成。41.一种半导体积体电路装置,其系在半导体基板内形成有高耐压用之第一绝缘闸极场效型电晶体和低耐压用之绝缘闸极场效型电晶体,其特征为:前述第一电晶体之闸极,系由多晶矽层所构成,且在该多晶矽层表面上被覆绝缘膜,在前述第一电晶体之源极及汲极区域各自的高浓度区域表面上形成有金属矽化物层,前述第二电晶体之闸极,系由多晶矽层所构成,在该多晶矽层表面上形成有金属矽化物层,且在前述闸极之侧壁上形成有由绝缘材质所构成的侧壁层,在前述第一电晶体之源极及汲极区域各自的高浓度区域表面上利用前述侧壁区对准形成金属矽化物层。42.如申请专利范围第41项之半导体积体电路装置,其中前述金属矽化物层由钴矽化物所构成。43.如申请专利范围第41项之半导体积体电路装置,其中前述侧壁层系由矽氧化膜所构成。44.一种半导体积体电路装置,其系在半导体基析内形成有高耐压用之第一绝缘闸极场效型电晶体和低耐压用之绝缘闸极场效型电晶体,其特征为:前述第一电晶体之闸极,系由多晶矽层所构成,且在该多晶矽层之上面部份及侧面部份被覆绝缘膜,前述第一电晶体之源极及汲极区域之各个系由高浓度区域和低浓度区域所构成。在前述绝缘膜之前述第一电晶体之源极及汲极区域各自的高浓度区域表面上设有开口部,在前述开口部内之前述高浓度区域表面上形成有金属矽化物层,前述第二电晶体之闸极,系由多晶矽层所构成,在该多晶矽层表面上形成有金属矽化物层,且在前述闸极之侧壁上形成有由绝缘材质所构成的侧壁层,前述第一电晶体之源极及汲极区域之各个系由高浓度区域和低浓度区域所构成。在前述第一电晶体之源极及汲极区域各自的高浓度区域表面上利用前述侧壁层对准形成金属矽化物层。45.如申请专利范围第44项之半导体积体电路装置,其中前述金属矽化物层系由钴矽化物所构成。46.如申请专利范围第44项之半导体积体电路装置,其中前述侧壁层系由矽氧化膜所构成。47.一种半导体积体电路装置之制造方法,其系在半导体基板上具有构成第一导电型通道之第一绝缘膜闸极场效型电晶体和构成第二导电型通道之低耐压用之绝缘闸极场效型电晶体,其特征为:包含有,(1)在前述第一电晶体之闸极形成第一侧壁层的步骤;(2)在前述第二电晶体之闸极形成第二侧壁层的步骤;(3)在前述第一电晶体之源极及汲极区域表面上对准第一侧壁层而形成金属矽化物层的步骤;以及(4)在前述第二电晶体之源极及汲极区域表面上对准第二侧壁层而形成金属矽化物层的步骤。48.如申请专利范围第47项之半导体积体电路装置之制造方法,其中前述步骤(1)和步骤(2)系分别以其他的步骤进行,而步骤(3)和步骤(4)系以同一步骤进行者。49.如申请专利范围第47项之半导体积体电路装置之制造方法,其中前述步骤(1)和步骤(2)系以同一步骤进行,而步骤(3)和步骤(4)系以同一步骤进行者。50.一种半导体积体电路装置之制造方法,包含有:在第一MISFET之闸极及第二MISFET之闸极的侧壁上,形成侧壁之步骤;将前述第二MISFET之闸极及侧壁覆盖,将自该闸极端部经补偿的部份处具有开口之绝缘膜,择择性地形成之步骤;在未由前述绝缘膜所遮覆之半导体主面上导入杂质,形成经对准前述第一MISFET之侧壁的第一区域、及经对准前述绝缘膜之前述第二MISFET之的第二区域的步骤;以及分别在前述第一区域表面形成由前述侧壁对准之金属半导体层之步骤。51.如申请专利范围第50项之半导体积体电路装置之制造方法,其中前述侧壁及绝缘膜,系由矽氧化膜所构成。52.如申请专利范围第50项或51项之半导体积体电路装置之制造方法,其中前述第二MISFET系高耐压用之MISFET,前述第一MISFET系低耐压用之MISFET。53.一种半导体积体电路装置之制造方法,包含有:以覆盖第一MISFFT之闸极及第二MISFET之闸极之方式形成绝缘膜之步骤;使用屏罩将上述绝缘膜作图案形成,在第一MISFET之闸极的侧壁上构成侧壁,并以覆盖前述第二MISFET之闸极,在自该闸极端部经补偿之位置处具有开口方式,残留上述绝缘膜之步骤;在未由前述绝缘膜所遮覆之半导体主面上导入杂质,形成经对准前述第一MISFET之侧壁的第一区域、及经对准前述绝缘膜之前述第二MISFET之的第二区域之步骤;以及分别在前述第一区域表面形成由前述侧壁对准之金属半导体层之步骤。54.如申请专利范围第53项之半导体积体电路装置之制造方法,其中前述第二MISFET之闸极的端部至上述开口的宽度,系较前述侧壁宽度为大。55.如申请专利范围第53项或54项之半导体积体电路装置之制造方法,其中前述第二MISFET系高耐压用之MISFET,前述第一MISFET系低耐压用之MISFET。56.一种半导体积体电路装置之制造方法,包含有:将成为控制闸极之第一导体膜上的第一覆盖,形成较成为MISFET的闸极之第二导体膜上的第二覆盖膜为厚之步骤;以及将前述第一及第二导体膜蚀刻,而形成前述控制闸极及MISFET的闸极之步骤。57.如申请专利范围第56项之半导体积体电路装置之制造方法,其中又包含将覆盖上述MISFET形成区域之屏罩及前述第一覆盖膜用作为屏罩,将延伸至上述控制闸极下部第三导体膜蚀刻,而形成浮动闸极之步骤。58.如申请专利范围第56项或57项之半导体积体电路装置之制造方法,其中前述第一及第二覆盖膜系由绝缘膜所构成。59.一种半导体积体电路装置之制造方法,包含有:准备第一区域之上部形成有第一导体膜,而该第一导体膜之上部形成有第二导体膜,且于第二区域之上部形成有第三导体膜的半导体本体之步骤;将前述第二导体膜上之第一覆盖膜形成较前述第三导体膜上之第二覆盖膜为厚之步骤;以及将前述第一及第二覆盖膜作为屏罩,将前述第二及第三导体膜蚀刻,而形成前述第一MISFET的闸极第二MISFET的闸极之步骤。60.如申请专利范围第59项之半导体积体电路装置之制造方法,其中又包含将覆盖上述MISFET形成区域之屏罩及前述第一覆盖膜用作为屏罩,蚀刻前述第一导体膜,而成形闸极之步骤。61.如申请专利范围第59项或60项之半导体积体电路装置之制造方法,其中前述第一及第二覆盖膜系由绝缘膜所构成,由前述第一导体膜所构成之第一MISFET的闸极,系构成浮动闸极,由前述第二导体膜所构成之第二MISFET的闸极,系构成控制闸极。62.一种半导体积体电路装置之制造方法,包含有:(a)在第一导体膜上被覆固着第一绝缘膜之步骤;(b)将前述第一绝缘以利用光阻膜之图案化,形成覆盖层之步骤;(c)在前述(b)步骤后,除去前述光阻膜之步骤;(d)将上述覆盖层作为屏罩使用,藉由将前述第一导体膜图案化,而形成MISFET之闸极步骤;(e)在前述覆盖导层及闸极上被覆固着第二绝缘膜之步骤;(f)将前述第二绝缘膜蚀刻而在前述闸极之侧壁上形成侧壁间隔件,并将前述第二绝缘膜过蚀刻,而除去前述覆盖层之步骤;以及(g)在前述(f)步骤后,在前述闸极上选择性地形成金属半导体层之步骤。63.一种半导体积体电路装置之制造方法,包含有:(a)在第一导体膜上选择性地形成覆盖层之步骤;(b)将前述覆层作为屏罩使用,藉由将上述第一导体膜图案化,而形成MISFET的闸极之步骤;(c)在前述覆盖层及闸极上被覆固着第二绝缘膜之步骤;(d)将前述第二绝缘膜蚀刻,在前述闸极之侧壁上形成侧壁间隔件,并将前述第二绝缘膜过蚀刻而除去前述覆盖层之步骤;以及(e)在前述(d)步骤后,在前述闸极上选择性地形成金属半导体层之步骤。64.如申请专利范围第62项之半导体积体电路装置之制造方法,其中前述第二绝缘膜与第一绝缘膜系由同材料之膜所构成。65.如申请专利范围第62~64项中任一项之半导体积体电路装置之制造方法,其中前述覆盖层及第二绝缘膜系由矽氧化膜所构成,上述第一导膜系由矽膜所构成。66.如申请专利范围第62~64项中任一项之半导体积体电路装置之制造方法,其中前述金属半导体层系由钴矽化物所构成。图式简单说明:第一图为本发明之一实施形态之半导体积体电路装置的截面图。第二图为在本发明之一实施形态之半导体积体电路装置中所构成的电路方块图。第三图为本发明之一实施形态之半导体积体电路装置之重要部份的平面图。第四图为本发明之一实施形态之半导体积体电路装置之制造步骤中的重要部分截面图。第五图为接于第四图之半导体积体电路装置之制造步骤中的重要部分截面图。第六图为接于第五图之半导体积体电路装置之制造步骤中的重要部分截面图。第七图为接于第六图之半导体积体电路装置之制造步骤中的重要部分截面图。第八图为接于第七图之半导体积体电路装置之制造步骤中的重要部分截面图。第九图为接于第八图之半导体积体电路装置之制造步骤中的重要部分截面图。第十图为接于第九图之半导体积体电路装置之制造步骤中的重要部分截面图。第十一图为接于第十图之半导体积体电路装置之制造步骤中的重要部分截面图。第十二图为接于第十一图之半导体积体电路装置之制造步骤中的重要部分截面图。第十三图为接于第十二图之半导体积体电路装置之制造步骤中的重要部分截面图。第十四图为接于第十三图之半导体积体电路装置之制造步骤中的重要部分截面图。第十五图为接于第十四图之半导体积体电路装置之制造步骤中的重要部分截面图。第十六图为接于第十五图之半导体积体电路装置之制造步骤中的重要部分截面图。第十七图为接于第十六图之半导体积体电路装置之制造步骤中的重要部分截面图。第十八图为接于第十七图之半导体积体电路装置之制造步骤中的重要部分截面图。第十九图为接于第十八图之半导体积体电路装置之制造步骤中的重要部分截面图。第二十图为接于第十九图之半导体积体电路装置之制造步骤中的重要部分截面图。第二十一图为接于第二十图之半导体积体电路装置之制造步骤中的重要部分截面图。第二十二图为接于第二十一图之半导体积体电路装置之制造步骤中的重要部分截面图。第二十三图为接于第二十二图之半导体积体电路装置之制造步骤中的重要部分截面图。第二十四图为接于第二十三图之半导体积体电路装置之制造步骤中的重要部分截面图。第二十五图为接于第二十四图之半导体积体电路装置之制造步骤中的重要部分截面图。第二十六图为接于第二十五图之半导体积体电路装置之制造步骤中的重要部分截面图。第二十七图为接于第二十六图之半导体积体电路装置之制造步骤中的重要部分截面图。第二十八图为接于第二十七图之半导体积体电路装置之制造步骤中的重要部分截面图。第二十九图为接于第二十八图之半导体积体电路装置之制造步骤中的重要部分截面图。第三十图为接于第二十九图之半导体积体电路装置之制造步骤中的重要部分截面图。第三十一图为接于第三十图之半导体积体电路装置之制造步骤中的重要部分截面图。第三十二图为接于第三十一图之半导体积体电路装置之制造步骤中的重要部分截面图。第三十三图为接于第三十二图之半导体积体电路装置之制造步骤中的重要部分截面图。第三十四图为接于第三十三图之半导体积体电路装置之制造步骤中的重要部分截面图。第三十五图为SRAM记忆体单元之电路图。第三十六图为本发明之另一实施态样中之SRAM记忆体单元之布局图。第三十七图为本发明之另一实施态样中之SRAM记忆体单元之布局图。第三十八图为本发明之另一实施态样之半导体积体电路装置的重要部分截面图。第三十九图为本发明之另一实施态样之半导体积体电路装置之重要部分截面图。第四十图为本发明之另一实施态样之半导体积体电路装置之制造步骤中的重要部分截面图。第四十一图为接于第四十图之半导体积体电路装置之制造步骤中的重要部分截面图。第四十二图为接于第四十一图之半导体积体电路装置之制造步骤中的重要部分截面图。第四十三图为接于第四十二图之半导体积体电路装置之制造步骤中的重要部分截面图。第四十四图为接于第四十三图之半导体积体电路装置之制造步骤中的重要部分截面图。第四十五图为接于第四十四图之半导体积体电路装置之制造步骤中的重要部分截面图。第四十六图为接于第四十五图之半导体积体电路装置之制造步骤中的重要部分截面图。第四十七图为接于第四十六图之半导体积体电路装置之制造步骤中的重要部分截面图。第四十八图为接于第四十七图之半导体积体电路装置之制造步骤中的重要部分截面图。第四十九图为接于第四十八图之半导体积体电路装置之制造步骤中的重要部分截面图。第五十图为接于第四十九图之半导体积体电路装置之制造步骤中的重要部分截面图。第五十一图为接于第五十图之半导体积体电路装置之制造步骤中的重要部分截面图。第五十二图为接于第五十一图之半导体积体电路装置之制造步骤中的重要部分截面图。第五十三图为接于第五十二图之半导体积体电路装置之制造步骤中的重要部分截面图。第五十四为本发明之树脂封装型半导体积体电路之立体图。第五十五图为本发明之一实施态样之半导体积体电路装置之制造步骤中的重要部分截面图。第五十六图为接于第五十五图之半导体积体电路装置之制造步骤中的重要部分截面图。第五十七图为接于第五十六图之半导体积体电路装置之制造步骤中的重要部分截面图。第五十八图为接于第五十七图之半导体积体电路装置之制造步骤中的重要部分截面图。第五十九图为接于第五十八图之半导体积体电路装置之制造步骤中的重要部分截面图。第六十图为接于第五十九图之半导体积体电路装置之制造步骤中的重要部分截面图。第六十一图为本发明之一实施态样之半导体积体电路装置的重要部分截面图。第六十二图为接于第六十一图之半导体积体电路装置之制造步骤中的重要部分截面图。 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