| 主权项 |
1.一种制造静电放电元件以保护完全空乏型SOI CMOS 元件之方法,包含: 在一SIMOX底材上形成一元件区域,其中具有一上矽 膜及一绝缘层; 在SIMOX底材上成长一氧化垫至约10 nm与30 nm间之厚 度; 在约10 keV至30 keV间之能量位准,在约5.0.1012cm-2与5.0 .1013cm-2间之剂量,植入硼离子以调整ESD元件制造之 膜掺杂密度; 在氧化层上沈积一氮化层至约100 nm至200 nm间之厚 度; 蚀刻氮化层; 氧化完全空乏型CMOS元件区域之上矽膜以打薄上矽 膜; 蚀刻矽以形成矽岛;以及 在约10 keV至40 keV间之能量位准,在约1.0.1012cm-2与6.0 .1012cm-2间之剂量,植入BF2离子以调整n-缝道及p- MOS 电晶体之门槛电压。2.如申请专利范围第1项之方 法,其中包含形成一ESD元件至晶圆上矽膜之中。3. 如申请专利范围第2项之方法,其中该形成包含从pn 接合,MOS电晶体,SCRs,及PNPN萧特基二极体组成之元 件群选出而形成一元件。4.如申请专利范围第1项 之方法,其中包含将结构金属化以形成活化区域之 接触。5.如申请专利范围第1项之方法,其中包含将 元件区域与其他元件区域隔离。6.如申请专利范 围第5项之方法,其中藉由从LOCOS,MESA及STI组成之技 术群选出一技术以执行该隔离。7.如申请专利范 围第1项之方法,其中在一SIMOX底材上形成一元件区 域包含在一SIMOX底材上形成一元件区域,具有至少 200 nm厚度之上矽层。8.一种制造静电放电元件以 保护完全空乏型SOI CMOS元件之方法,包含: 在一SIMOX底材上形成一元件区域,其中具有:一上矽 膜,具有约200 nm与400 nm间之厚度,及一绝缘层; 在SIMOX底材上成长一氧化垫至约10 nm与30 nm间之厚 度; 在约10 keV至30 keV间之能量位准,在5.0.1012cm-2与5.0. 1013cm-2间之剂量,植入硼离子以调整ESD元件制造之 膜掺杂密度; 在氧化层上沉积一氮化层至约100 nm至200 nm间之厚 度; 蚀刻氮化层; 氧化完全空乏型CMOS元件区域之上矽膜以打薄上矽 膜; 蚀刻矽以形成矽岛;以及 在约10 keV至40 keV间之能量位准,在约1.0.1012cm-2与6.0 .1012cm-2间之剂量,植入BF2离子以调整n-缝道及p- MOS 电晶体之门槛电压。9.如申请专利范围第8项之方 法,其中包含将结构金属化以形成活化区域之接触 。10.如申请专利范围第8项之方法,其中包含形成 一ESD元件至晶圆上矽膜之中。11.如申请专利范围 第10项之方法,其中该形成包含从pn接合,MOS电晶体, SCRs,及PNPN萧特基二极体组成之元件群选出而形成 一元件。12.如申请专利范围第8项之方法,其中包 含将元件区域与其他元件区域隔离。13.如申请专 利范围第12项之方法,其中藉由从LOCOS,MESA及STI组成 之技术群选出一技术以执行该隔离。图式简单说 明: 第一图至第五图根据本发明来说明制造元件的连 续步骤。 第六图是根据本发明建构的ESD保护元件的剖视图 。 |
