| 主权项 |
1.一种由复数个电阻式铁电性记忆体单胞所构成 之记忆体配置,其记忆体单胞是由选择电晶体(T)及 记忆体电容器(Cferro)所构成,电容器(Cferro)中之一 个电极(PL)是在一种固定之单胞板电压处且另一电 极(SN)是与选择电晶体之具有第一导电型之第一区 (1)相连接,选择电晶体(T)及记忆体电容器(Cferro)是 设置在第二导电型式(其和第一导电型式相反)之 半导体基体中或其上,其特征为:记忆体电容器( Cferro)之另一电极(SN)经由电阻(R)而与一施加有单 胞板电压(VPLATTE)之导线(5)相连接。2.如申请专利 范围第1项之记忆体配置,其中导线(5)是由第一导 电型式之高掺杂区所形成。3.如申请专利范围第1 或第2项之记忆体配置,其中电阻(R)是藉由掺杂层 而形成在半导体本体中之隔离层(FOX)下方。4.如申 请专利范围第1或第2项之记忆体配置,其中电阻(R) 是由MOS电晶体(6)所构成,其闸极(7)施加一种可调整 之参考电压(VR)。5.如申请专利范围第1或第2项之 记忆体配置,其中电阻(R)之电阻値较此种介于选择 电晶体(T)之第一区(1)和半导体基体之间的pn-接面 之反向电阻之电阻値小很多。6.如申请专利范围 第3项之记忆体配置,其中电阻(R)之电阻値较此种 介于选择电晶体(T)之第一区(1)和半导体基体之间 的pn-接面之反向电阻之电阻値小很多。7.如申请 专利范围第4项之记忆体配置,其中电阻(R)之电阻 値较此种介于选择电晶体(T)之第一区(1)和半导体 基体之间的pn-接面之反向电阻之电阻値小很多。8 .如申请专利范围第1或第2项之记忆体配置,其中须 调整电阻(R)之电阻値,使由记忆体配置或其中所进 行之读出-和写入过程实际上不会受到电阻(R)所影 响。9.如申请专利范围第3项之记忆体配置,其中须 调整电阻(R)之电阻値,使由记忆体配置或其中所进 行之读出-和写入过程实际上不会受到电阻(R)所影 响。10.如申请专利范围第4项之记忆体配置,其中 须调整电阻(R)之电阻値,使由记忆体配置或其中所 进行之读出-和写入过程实际上不会受到电阻(R)所 影响。11.如申请专利范围第5项之记忆体配置,其 中须调整电阻(R)之电阻値,使由记忆体配置或其中 所进行之读出-和写入过程实际上不会受到电阻(R) 所影响。12.如申请专利范围第4项之记忆体配置, 其中由MOS电晶体(6)所形成之电阻之电阻値可藉由 参考电压(VR)之改变来调整。图式简单说明: 第一图本发明之记忆体配置所构成之记忆体单胞 阵列之电路图。 第二图本发明第一实施例之记忆体配置之切面图 。 第三图依据第二图之记忆体配置之俯视图。 第四图本发明第二实施例之记忆体配置之切面图 。 第五图依据第四图之记忆体配置之俯视图。 第六图是第四图之记忆体配置之变型的一种切面 图。 第七图是第六图之记忆体配置之俯视图。 |
