| 主权项 |
1.一种半导体记忆体元件,包含多数条选择线供用 以依据供应自外部的位址信号(Add)从多数个记忆 胞之中选择一组特定记忆胞而写入或者读取资料, 其包含: 被置放在该等多数条选择线中一端之至少一组第 一冗余选择线以及被置放在另一端之至少一组第 二冗余选择线;以及 用以可改变地连接将该位址信号解码成为多数条 该等选择线以及该等冗余选择线之多数条解码信 号线之一组切换电路; 其中,当任何错误发生于该等多数条选择线中时, 用以在该等第一冗余选择线方向移动至少一组该 等解码信号线之一种第一切换操作被执行,或者在 该等第二冗余选择线方向移动至少一组该等解码 信号线之一种第二切换操作被执行,或者该第一和 该第二切换操作均被执行。2.一种半导体记忆体 元件,包含多数条选择线供用以依据供应自外部的 位址信号(Add)从多数个记忆胞之中选择一组特定 记忆胞而写入或者读取资料,其包含: 被置放在该等多数条选择线中一端之至少一组第 一冗余选择线以及被置放在另一端之至少一组第 二冗余选择线; 包含多数个切换元件之一组切换单元(2),用以可改 变地连接将该位址信号解码成为多数条该等选择 线以及该等冗余选择线之多数条解码信号线; 一组移位冗余熔丝电路单元(4),其具有被配置以对 应至该等多数条选择线以及该等冗余选择线之多 数个熔丝,并且当该等多数条选择线中错误发生时 切断对应至错误选择线之该熔丝,以及对应至该等 冗余选择线而供冗余选择之熔丝;以及 一组移位冗余控制电路单元(3),用以控制该等多数 个切换元件而使得依据从该移位冗余熔丝电路单 元之输出结果而执行一种第一切换操作以便在该 等第一冗余选择线方向移动至少一组该等解码信 号线,或者执行一种第二切换操作以便在该等第二 冗余选择线方向移动至少一组该等解码信号线,或 者执行该第一和第二切换操作两者。3.一种半导 体记忆体元件,包含多数条选择线供用以依据供应 自外部的位址信号从多数个记忆胞之中选择一组 特定记忆胞而写入或者读取资料,其包含: 被置放在该等多数条选择线中一端之至少一组第 一冗余选择线以及被置放在另一端之至少一组第 二冗余选择线; 包含多数个切换元件之一组切换单元,用以可改变 地连接将该位址信号解码成为多数条该等选择线 以及该等冗余选择线之多数条解码信号线; 一组熔丝解码器电路,当该等多数条选择线中错误 发生时,用以指定对应至其中错误发生之一组错误 选择线的该熔丝位址,并且产生一组熔丝解码信号 ;以及 一组移位冗余控制电路单元,用以控制该等多数个 切换元件而使得依据从该熔丝解码电路之熔丝解 码信号而执行一种第一切换操作以便在该等第一 冗余选择线方向移动至少一组该等解码信号线,或 者执行一种第二切换操作以便在该等第二冗余选 择线方向移动至少一组该等解码信号线,或者执行 该第一或第二切换操作两者。4.一种半导体记忆 体元件,包含多数条选择线供用以依据供应自外部 的位址信号从提供至各该等多数个记忆胞阵列之 多数个记忆胞之中选择一组特定记忆炮而写入或 者读取资料,对于各该等多数个记忆胞阵列,包含 有: 被置放在该等多数条选择线中一端之至少一组第 一冗余选择线以及被置放在另一端之至少一组第 二冗余选择线; 包含多数个切换元件之一组切换单元,用以可改变 地连接将该位址信号解码成为多数条该等选择线 以及该等冗余选择线之多数条解码信号线; 一组熔丝解码器电路,用以指定对应至其中错误发 生之一组错误选择线的该熔丝位址,并且依据比该 等多数条选择线之总共数目较小数目之该等多数 个熔丝之组合而产生一组熔丝解码信号;以及 一组移位冗余控制电路单元,用以控制该等多数个 切换元件而使得依据从该熔丝解码电路之熔丝解 码信号而执行一种第一切换操作以便在该等第一 冗余选择线方向移动至少一组该等解码信号线,或 者执行一种第二切换操作以便在该等第二冗余选 择线方向移动至少一组该等解码信号线,或者执行 该第一和第二切换操作两者; 其中: 具有多数个该等熔丝之该移位冗余熔丝电路单元 被彼此相邻之该等记忆胞阵列分享。5.一种半导 体记忆体元件,包含多数条行选择线供用以依据供 应自外部的位址信号从构成各该等多数个记忆胞 块的多数个记忆胞之中选择一组特定记忆胞而写 入或者读取资料,其中各该等记忆胞块被分割成为 多数个列块并且各该等记忆胞块包含: 被置放在该等多数条选择线中一端之至少一组第 一冗余选择线以及被置放在另一端之至少一组第 二冗余选择线; 包含多数个切换元件之一组切换单元,用以可改变 地连接将该位址信号解码成为多数条该等行选择 线以及该等冗余选择线之多数条解码信号线; 一组冗余熔丝电路单元,其包含比该等多数条行选 择线之总共数目较小数目之多数个熔丝以及被配 置以分别地对应至该等冗余选择线之多数个冗余 选择熔丝; 一组熔丝解码器电路,当该等多数条行选择线中错 误发生时,用以指定对应至其中错误发生之一组错 误选择线的熔丝位址,并且依据该等多数个熔丝之 组合而产生一组熔丝解码信号;以及 一组移位冗余控制电路单元,用以控制该等多数个 切换元件而使得依据从该熔丝解码电路之熔丝解 码信号而执行一种第一切换操作以便在该等第一 冗余选择线方向移动至少一组该等解码信号线,或 者执行一种第二切换操作以便在该等第二冗余选 择线方向移动至少一组该等解码信号线,或者执行 该第一和第二切换操作两者;并且 其中: 对于各该等多数个列块,依据该等多数个列块之选 缉位址,该第一切换操作、或者该第二切换操作、 或者该第一和该第二切换操作两者,被执行,或者 该第一和该第二切换操作两者均不被执行。6.一 种半导体记忆体元件,包含多数条行选择线供用以 依据供应自外部的位址信号从构成各该等多数个 记忆胞块的多数个记忆胞之中选择一组特定记忆 胞而写入或者读取资料,其中各该等多数个记忆胞 块被分割成为多数个列块并且各该等多数个记忆 胞块包含: 被置放在该等多数条选择线中一端之至少一组第 一冗余选择线以及被置放在另一端之至少一组第 二冗余选择线; 包含多数个切换元件之一组切换单元,用以可改变 地连接将该位址信号解码成为多数条该等行选择 线以及多数条该等冗余选择线之多数条解码信号 线; 一组移位冗余熔丝电路单元,其具有被配置以分别 地对应至该等多数条行选择线以及该等冗余选择 线之多数个熔丝,并且当该等多数条行选择线中错 误发生时切断对应至错误选择线之熔丝,以及对应 至该冗线选择线之一组冗余选择熔丝;以及 一组移位冗余控制电路单元,用以控制该等多数个 切换元件而使得依据从该移位冗余熔丝电路单元 之输出结果而执行一种第一切换操作以便在该等 第一冗余选择线方向移动至少一组该等解码信号, 或者执行一种第二切换操作以便在该等第二冗余 选择线方向移动至少一组该等解码信号线,或者执 行该第一和该第二切换操作两者;并且 其中: 依据该等多数个列块之逻辑位址,该第一切换操作 或者该第二切换操作或者该第一和该第二切换操 作两者被执行,或者该第一和该第二切换操作两者 不被执行。7.一种用以执行移位冗余操作之方法, 其包含的步骤有: 配置多数条选择线供用以依据供应自外部的位址 信号从多数个记忆胞之中选择一组特定记忆胞而 写入或者读取资料,使用被置放在该等多数条选择 线中一端之该选择线作为至少一组第一冗余选择 线并且使用被置放在另一端之该选择线作为至少 一组第二冗余选择线; 可改变地连接将该位址信号解码之多数条解码信 号线至该等多数条选择线以及至该等冗余选择线; 并且 当错误发生于该等多数条选择线中时,执行在该等 第一冗余选择线方向移动至少一组该等解码信号 线之一组第一切换操作或者在该等第二冗余选择 线方向移动至少一组该等解码信号线之一组第二 切换操作或者该第一和该第二切换操作均被执行 。8.一种用以执行移位冗余操作之方法,其包含的 步骤有: 配置多数条选择线供用以依据供应自外部的位址 信号从多数个记忆胞之中选择一组特定记忆胞而 写入或者读取资料,使用被置放在该等多数条选择 线中一端之该选择线作为至少一组第一冗余选择 线并且使用被置放在另一端之该选择线作为至少 一组第二冗余选择线; 可改变地连接将该位址信号解码之多数条解码信 号线至该等多数条选择线以及至该等冗余选择线; 当错误发生于该等多数条选择线中时,在具有多数 个熔丝之一组移位余熔丝电路单元中,切断对应至 其中错误发生之一组错误选择线的熔丝,以及对应 至该冗余选择线之冗余选择熔丝;并且 依据从该移位冗余熔丝电路单元之输出结果,执行 在该等第一冗余选择线方向移动至少一组该等解 码信号线之一组第一切换操作或者在该等第二冗 余选择线方向移动至少一组该等解码信号线之一 组第二切换操作或者该第一和该第二切换操作均 被执行。9.一种用以执行移位冗余操作之方法,其 包含的步骤有: 配置多数条选择线供用以依据供应自外部的位址 信号从多数个记忆胞之中选择一组特定记忆胞而 写入或者读取资料,使用被置放在该等多数条选择 线中一端之该选择线作为至少一组第一冗余选择 线并且使用被置放在另一端之该选择线作为至少 一组第二冗余选择线; 可改变地连接将该位址信号解码之多数条解码信 号线至该等多数条选择线以及至该等冗余选择线; 指定对应至其中错误发生之错误选择线之一组熔 丝位址并且当错误发生于该等多数条选择线中时 产生一组熔丝解码信号;并且 依据熔丝解码信号,执行在该等第一冗余选择线方 向移动至少一组该等解码信号线之一组第一切换 操作或者在该等第二冗余选择线方向移动至少一 组该等解码信号线之一组第二切换操作或者该第 一和该第二切换操作均被执行。10.一种用以执行 移位冗余操作之方法,其包含的步骤有: 配置多数条选择线供用以依据供应自外部的位址 信号从提供至各该等多数个记忆胞阵列之多数个 记忆胞之中选择一组特定记忆胞而写入或者读取 资料,使用被置放在该等多数条选择线中一端之一 组选择线作为至少一组第一冗余选择线并且使用 被置放在另一端之一组选择线作为至少一组第二 冗余选择线; 可改变地连接将该位址信号解码之多数条解码信 号线至该等多数条选择线以及至该等冗余选择线; 导致该等记忆胞阵列彼此相邻以共用具有多数个 熔丝之一组移位冗余电路单元; 指定对应至其中错误发生之错误选择线之一组熔 丝位址并且当错误发生于该等多数条选择线中时 产生一组熔丝解码信号;并且 依据来自该熔丝解码器电路之熔丝解码信号,执行 在该等第一冗余选择线方向移动至少一组该等解 码信号线之一组第一切换操作或者在该等第二冗 余选择线方向移动至少一组该等解码信号线之一 组第二切换操作或者该第一和该第二切换操作均 被执行。11.一种用以执行移位冗余操作之方法,其 包含的步骤有: 配置多数条行选择线供用以依据供应自外部的位 址信号从构成各该等多数个记忆胞块之多数个记 忆胞之中选择一组特定记忆胞而写入或者读取资 料,各该等记忆胞块被分割成为多数个列块,使用 被置放在该等多数条行选择线中一端之一组行选 择线作为至少一组第一冗余选择线并且使用被置 放在另一端之一组行选择线作为至少一组第二冗 余选择线; 可改变地连接将该位址信号解码之多数条解码信 号线至该等多数条选择线以及至该等冗余选择线; 指定对应至其中错误发生之错误选择线之一组熔 丝位址,并且当任何错误发生于该等多数条行选择 线中时依据具有该等多数个熔丝之一组移位冗余 熔丝电路单元中多数个熔丝之组合而产生一组熔 丝解码信号;以及 依据该等多数个列块之逻辑位址,各该等多数个列 块无关地,执行在该等第一冗余选择线方向移动至 少一组该等解码信号线之一组第一切换操作或者 在该等第二冗余选择线方向移动至少一组该等解 码信号线之一组第二切换操作或者该第一和该第 二切换操作均被执行。12.一种用以执行移位冗余 操作之方法,其包含的步骤有: 配置多数条行选择线供用以依据供应自外部的位 址信号从构成各该等多数个记忆胞块之多数个记 忆胞之中选择一组特定记忆胞而写入或者读取资 料,各该等记忆胞块被分割成为多数个列块,使用 被置放在该等多数条行选择线中一端之一组行选 择线作为至少一组第一冗余选择线并且使用被置 放在另一端之一组行选择线作为至少一组第二冗 余选择线; 可改变她连接将该位址信号解码之多数条解码信 号线至该等多数条选择线以及至该等冗余选择线; 当任何错误发生于该等多数条行选择线中时,切断 对应至其中错误发生之一组错误选择线之一组熔 丝以及具有该等多数个熔丝之一组移位冗余熔丝 电器单元中对应至该冗余选择线之一组冗余选择 熔丝;并且 依据该等多数个列块之逻辑位址,各该等多数个列 块无关地,执行在该等第一冗余选择线方向移动至 少一组该等解码信号线之一组第一切换操作或者 在该等第二冗余选择线方向移动至少一组该等解 码信号线之一组第二切换操作或者该第一和该第 二切换操作均被执行。13.一种半导体记忆体元件, 包含多数条选择线供用以依据供应自外部的位址 信号(Add)从多数个记忆胞之中选择一组特定记忆 胞而写入或者读取资料,其包含: 被置放在该等多数条选择线中一端之至少两组第 一冗余选择线以及被置放在另一端之至少两组第 二冗余选择线;以及 以至少两级配置之一组第一切换单元(2a-1)以及一 组第二切换单元(2a-2),用以可改变地连接将该位址 信号解码之多数条解码信号至该等多数条选择线 以及至该等冗余选择线; 其中: 当任何错误发生于该等多数条选择线中时,该第一 切换单元(2a-1)执行在该等第一冗余选择线方向移 动至少一组该等解码信号线之一种第一切换操作 或者在该等第二冗余选择线方向移动至少一组该 等解码信号线之一种第二切换操作或者该第一和 该第二切换操作两者;并且 该第二切换单元(2a-2)在该第一冗余选择线方向之 该第一切换操作之后执行用以进一步地移动至少 一组该等解码信号之一种第三切换操作或者在该 第二冗余选择线方向之该第二切换操作之后用以 进一步地移动至少一组该等解码信号线之一种第 四切换操作或者该第三以及该第四切换操作两者 或该第三以及该第四切换操作均无。图式简单说 明: 第一图是展示具有一般冗余功能之半导体记忆体 元件的构造方块图; 第二图是展示依据本发明的基本原理之基本实施 例的方块图; 第三图是使用于说明本发明的基本原理之分解图; 第四图是展示依据本发明之一组移位冗余电路的 基本观念之方块图; 第五图a至第五图c是分别展示在第四图各部份之 信号位准图形; 第六图是展示本发明之第一较佳实施例中一组选 择线驱动电路之构造电路图; 第七图是展示本发明之第一较佳实施例中一组移 位控制电路之构造电路图; 第八图是展示本发明之第一较佳实施例中一组解 码器电路之构造电路图; 第九图是展示本发明之第一较佳实施例中正常选 择之熔丝电路的构造电路图; 第十图是展示本发明之第一较佳实施例中冗余选 择之熔丝电路的构造电路图; 第十一图是展示本发明之第一较佳实施例中强迫 性冗余之熔丝电路的构造电路图; 第十二图是展示本发明之第一较佳实施例中各电 路之连接的电路图(No.1); 第十三图是展示本发明之第一较佳实施例中各电 路之连接的电路图(No.2); 第十四图是展示本发明之第一较佳实施例中各电 路之连接的电路图(No.3); 第十五图是展示本发明之第一较佳实施例中各电 路之连接的电路图(No.4); 第十六图是展示本发明之第一较佳实施例中各电 路之连接的电路图(No.5); 第十七图是展示本发明之第一较佳实施例中各电 路之连接的电路图(No.6); 第十八图是展示本发明之第一较佳实施例中一组 移位控制电路之电路布局图; 第十九图是展示本发明之第一较佳实施例中一组 熔丝电路之电路布局图; 第二十图是展示本发明之第二较佳实施例中一组 选择线驱动电路之构造电路图; 第二十一图是展示本发明之第二较佳实施例中供 正常选择之一组移位控制电路之构造电路图; 第二十二图是展示本发明之第二较佳实施例中左 端之冗余移位控制电路之构造电路图; 第二十三图是展示本发明之第二较佳实施例中右 端之冗余移位控制电路之构造电路图; 第二十四图是展示本发明之第二较佳实施例中正 常选择之熔丝电路的构造电路图; 第二十五图是展示本发明之第二较佳实施例中冗 余选择之熔丝电路的构造电路图; 第二十六图是展示本发明之第二较佳实施例中强 迫性冗余之熔丝电路的构造电路图; 第二十七图是展示本发明之第二较佳实施例中一 组解码器电路之构造电路图; 第二十八图是使用于说明展示于第二十图中之选 择线驱动电路的操作之时序图; 第二十九图是展示本发明之第二较佳实施例中各 电路之连接的电路图(No.1); 第三十图是展示本发明之第二较佳实施例中各电 路之连接的电路图(No.2); 第三十一图是展示本发明之第二较佳实施例中各 电路之连接的电路图(No.3); 第三十二图是展示本发明之第二较佳实施例中各 电路之连接的电路图(No.4); 第三十三图是展示本发明之第二较佳实施例中各 电路之连接的电路图(No.5); 第三十四图是展示本发明之第二较佳实施例中各 电路之连接的电路图(No.6); 第三十五图是展示本发明之第二较佳实施例中一 组移位控制电路之电路布局图; 第三十六图是展示本发明之第二较佳实施例中一 组熔丝电路之电路布局图; 第三十七图是展示被应用至本发明之一实施例的 一组冗余方块检测电路之构造范例电路图; 第三十八图是展示本发明第三较佳实施例之整体 电路构造的方块图(No.1); 第三十九图是展示本发明第三较佳实施例之整体 电路构造的方块图(No.2); 第四十图是展示本发明第三较佳实施例之整体电 路构造的方块图(No.3); 第四十一图是展示本发明之第三较佳实施例中冗 余选择之熔丝电路的构造电路图; 第四十二图是展示本发明之第三较佳实施例中强 迫性冗余之熔丝电路的构造电路图; 第四十三图是展示本发明之第三较佳实施例中正 常选择之熔丝电路的构造电路图; 第四十四图是展示本发明之第三较佳实施例中一 组熔丝信号产生电路之构造电路图; 第四十五图是展示本发明之第三较佳实施例中一 组熔丝预解码器电路之构造电路图; 第四十六图是展示本发明之第三较佳实施例中一 组熔丝解码器电路之构造电路图; 第四十七图是展示当无错误存在于选择线中时第 四十三图中展示之一组熔丝电路的模拟操作之电 压波形图; 第四十八图是展示当无错误存在于选择线中时第 四十五图中展示之一组熔丝预解码器电路的模拟 操作之电压波形图; 第四十九图是展示当两种移位冗余操作被执行时 第四十三图中展示之熔丝电路的模拟操作之电压 波形图; 第五十图是展示当两种移位冗余操作被执行时第 四十五图中展示之熔丝预解码器电路的模拟操作 之电压波形图; 第五十一图是展示应用本发明之移位冗余半导体 记忆体元件之半导体晶片分解构造图; 第五十二图是展示当一组熔丝电路,一组强迫性冗 余熔丝电路以及一组冗余选择熔丝电路独立地提 供至各记忆胞阵列时第五十一图中展示的A部份之 放大构造分解图; 第五十三图是展示当行冗余选择线之移位冗余对 于一组记忆胞块中多数个列块一致地被执行时第 五十一图中展示的B部份之放大构造分解图; 第五十四图是展示当一组熔丝电路和一组强迫性 冗余熔丝电路被分享于相邻记忆胞阵列时第五十 一图中展示的A部份之放大构造分解图; 第五十五图是展示当行选择线之移位冗余被执行 于记忆胞块中一组方块单元时第五十一图中展示 的B部份之放大构造分解图; 第五十六图是展示本发明第四较佳实施例之整体 电路构造的方块图(No.1); 第五十七图是展示本发明第四较佳实施例之整体 电路构造的方块图(No.2); 第五十八图是展示本发明第四较佳实施例之整体 电路构造的方块图(No.3); 第五十九图是展示本发明第四较佳实施例之整体 电路构造的方块图(No.4); 第六十图是展示本发明第四较佳实施例之整体电 路构造的方块图(No.5); 第六十一图是展示本发明第四较佳实施例之整体 电路构造的方块图(No.6); 第六十二图是展示本发明第四较佳实施例中冗余 选择熔丝电路构造的电路图; 第六十三图是展示本发明第四较佳实施例中强迫 性冗余熔丝电路构造的电路图; 第六十四图是展示本发明第四较佳实施例中正常 选择熔丝电路构造的电路图; 第六十五图是展示本发明第四较佳实施例中冗余 选择之熔丝信号放大电路构造的电路图; 第六十六图是展示本发明第四较佳实施例中熔丝 信号产生电路构造的电路图; 第六十七图是展示本发明第四较佳实施例中第一 熔丝预解码器电路构造的电路图; 第六十八图是展示本发明第四较佳实施例中第二 熔丝预解码器电路构造的电路图; 第六十九图是展示本发明第四较佳实施例中熔丝 解码器电路构造的电路图; 第七十图是展示本发明第四较佳实施例中移位控 制电路构造的电路图; 第七十一图是展示本发明第五较佳实施例之整体 电路构造的方块图(No.1); 第七十二图是展示本发明第五较佳实施例之整体 电路构造的方块图(No.2); 第七十三图是展示本发明第五较佳实施例之整体 电路构造的方块图(No.3); 第七十四图是展示本发明第五较佳实施例中冗余 选择熔丝电路构造的电路图; 第七十五图是展示本发明第五较佳实施例中强迫 性冗余熔丝电路构造的电路图; 第七十六图是展示本发明第五较佳实施例中正常 选择熔丝电路构造的电路图; 第七十七图是展示本发明第五较佳实施例中冗余 选择之熔丝信号放大电路构造的电路图; 第七十八图是展示本发明第五较佳实施例中熔丝 信号产生电路构造的电路图; 第七十九图是展示本发明第五较佳实施例中第一 熔丝预解码器电路构造的电路图; 第八十图是展示本发明第五较佳实施例中第二熔 丝预解码器电路构造的电路图; 第八十一图是展示本发明第五较佳实施例中熔丝 解码器电路构造的电路图; 第八十二图是展示本发明第五较佳实施例中移位 控制电路构造的电路图; 第八十三图是展示本发明第五较佳实施例中存在 于各记忆胞块中四组列块之状态范例图; 第八十四图是展示本发明第五较佳实施例中一组 冗余列块选择电路构造的电路图; 第八十五图是展示本发明第五较佳实施例中一组 列位址逻辑电路构造的电路图; 第八十六图是使用于说明第八十五图中展示之列 位址逻辑电路之操作的时序图; 第八十七图是展示本发明第六较佳实施例之整体 电路构造的方块图(No.1); 第八十八图是展示本发明第六较佳实施例之整体 电路构造的方块图(No.2); 第八十九图是展示本发明第六较佳实施例中冗余 选择熔丝电路构造的电路图; 第九十图是展示本发明第六较佳实施例中强迫性 冗余熔丝电路构造的电路图; 第九十一图是展示本发明第六较佳实施例中正常 选择熔丝电路构造的电路图; 第九十二图是展示本发明第六较佳实施例中移位 控制电路构造的电路图; 第九十三图是展示本发明第六较佳实施例中冗余 列方块选择电路构造的电路图; 第九十四图是展示本发明第六较佳实施例中列位 址逻辑电路构造的电路图; 第九十五图是展示本发明第七较佳实施例之基础 的基本原理之构造方块图; 第九十六图是展示当任何错误发生于四组选择线 中时一组切换单元之操作分解图; 第九十七图是展示当任何错误发生于三组选择线 中时该切换单元之一组操作范例的分解图; 第九十八图是展示当任何错误发生于三组选择线 中时该切换单元之第二操作范例的分解图; 第九十九图是展示当任何错误发生于两组选择线 中时该切换单元之第一操作范例的分解图; 第一○○图是展示当任何错误发生于两组选择线 中时该切换单元之第二操作范例的分解图; 第一○一图是展示当任何错误发生于第二选择线 中时该切换单元之第三操作范例的分解图; 第一○二图是展示当任何错误发生于一组选择线 中时该切换单元之第一操作范例的分解图; 第一○三图是展示当任何错误发生于一组选择线 中时该切换单元之第二操作范例的分解图; 第一○四图是展示当无错误存在于选择线中时该 切换单元之操作分解图; 第一○五图是展示当任何错误发生于该第四组选 择线中时在该切换单元操作之各部份的信号位准 图形; 第一○六图是展示当任何错误发生于该第三组选 择线中时在该切换单元操作之各部份的信号位准 图形; 第一○七图是展示本发明第七较佳实施例中正常 选择熔丝电路构造的电路图; 第一○八图是展示本发明第七较佳实施例中冗余 选择之熔丝信号放大电路构造的电路图; 第一○九图是展示本发明第七较佳实施例中强迫 性冗余熔丝电路构造的电路图; 第一一○图是展示本发明第七较佳实施例中第一 和第二移位控制电路构造的电路图; 第一一一图是展示本发明第七较佳实施例中第一 切换单元构造的电路图; 第一一二图是展示本发明第七较佳实施例中第二 切换单元构造的电路图; 第一一三图是展示本发明第七较佳实施例之整体 电路构造的方块图(No.1);以及 第一一四图是展示本发明第七较佳实施例之整体 电路构造的方块图(No.2)。 |
