| 主权项 |
1.一种非挥发性半导体记忆装置,其特征在于:具备 : 行线; 列线; 记忆胞,具有电气连接于前述列线之汲极、源极、 电荷储存部及电气连接于前述行线之控制闸,藉由 改变储存于前述电荷储存部的电荷量,以记忆多数 位元资料; 感测放大器:使用多数预定基准电位,检出记忆于 前述记忆胞的资料;及 程式机构:资料写入前述记忆胞后,进行核对此写 入后的前述电荷储存部之电荷储存状态的读出,根 据此读出判断已写入所希望资料时,结束前述写入 ,根据前述读出判断未写入前述所希望资料时,反 覆前述写入和前述读出直到判断已写入前述所希 望资料为止, 通常读出时,在比由前述记忆胞读出的资料输出到 外部的时刻晚的时刻,进行前述程式机构读出时所 进行的是否已写入所希望资料的判断者。2.根据 申请专利范围第1项之非挥发性记忆体,其中利用 前述感测放大器进行前述程式机构的读出。3.根 据申请专利范围第1项之非挥发性记忆体,其中前 述多数基准电位系比前述通常读出时,对于分别对 应的前述基准电位高地设定前述程式机构的前述 读出时。4.根据申请专利范围第1项之非挥发性记 忆体,其中 前述多数位元资料为至少2位元分的二进资料, 前述多数基准电位为分别具有不同电位的至少3个 基准电位, 前述记忆胞之记忆资料为2位元分的二进资料的第 1组合时,设定前述记忆胞之临界电压,以便通常读 出时的前述列线电位变成比前述3个基准电位中最 低电位之基准电位低的电位, 前述记忆胞之记忆资料为2位元分的二进资料的第 2组合时,设定前述记忆胞之临界电压,以便通常读 出时的前述列线电位变成比前述3个基准电位中最 低电位之基准电位和前述3个基准电位中的中间电 位之基准电位之间的电位, 前述记忆胞之记忆资料为2位元分的二进资料的第 3组合时,设定前述记忆胞之临界电压,以便通常读 出时的前述列线电位变成比前述3个基准电位中的 中间电位之基准电位和前述3个基准电位中最高电 位之基准电位之间的电位, 前述记忆胞之记忆资料为2位元分的二进资料的第 4组合时,设定前述记忆胞之临界电压,以便通常读 出时的前述列线电位变成比前述3个基准电位中最 高电位之基准电位高的电位,同时 在资料写入前述记忆胞时,控制成 写入前述第3组合的资料时比写入前述第2组合的 资料时将供应给前述行线的电压设定在高値, 写入前述第4组合的资料时比写入前述第3组合的 资料时将供应给前述行线的电压设定在高値。5. 根据申请专利范围第3项之非挥发性记忆体,其中 前述程式机构的前述读出时,在前述列线电位比应 的前述基准电位高时,停止资料写入前述记忆胞。 6.根据申请专利范围第1项之非挥发性记忆体,其中 资料写入前述记忆胞时,控制成供应给前述记忆胞 之控制闸的电压与前述写入资料对应而变化。7. 根据申请专利范围第6项之非挥发性记忆体,其中 资料写入与前述写入资料对应的前述记忆胞时,供 应给前述记忆胞之控制闸的电压变化量是所设定 的前述记忆胞之大约临界电压之差或对应的前述 基准电位之差之任何一方。8.根据申请专利范围 第1项之非挥发性记忆体,其中控制成在连接于同 一行线的多数个记忆胞同时进行前述程式机构的 资料写入前述记忆胞,在前述多数个记忆胞设定至 少2种不同的临界电压时,先在与低方之临界电压 对应的前述记忆胞设定临界电压,此设定后,在与 高方之临界电压对应的前述记忆胞设定临界电压, 为了在与前述低方之临界电压对应的前述多数记 忆胞设定临界电压,将电荷注入此对应的记忆胞之 电荷储存部时,也同时将电荷注入设定在前述高方 之临界电压的前述记忆胞之电荷储存部。9.根据 申请专利范围第2项之非挥发性记忆体,其中以前 述程式机构读出资料,将资料输出到外部时,比通 常读出时长地设定外部输出端子的充放电时间。 10.一种非挥发性记忆体之写入资料之验证方法,其 中特征在于:包含以下步骤: (a)将所希望値之写入资料写入可重写资料之非挥 发性记忆胞, (b)将写入前述记忆胞的写入资料读出到位元线, (c)和基准电位比较将前述写入资料读出到前述位 元线后的位元线电位, (d)根据前述比较结果,判断是否已写入前述所希望 的写入资料, (e)反覆上述(a)-(b)的步骤直到写入前述所希望的写 入资料为止, 此处,通常读出时,在经过将读出资料输出到外部 的时刻后,进行前述(d)的程序者。11.一种非挥发性 记忆体之写入资料之验证方法,其中特征在于:包 含以下步骤: (a)将所希望値之写入资料写入可重写资料之非挥 发性记忆胞, (b)将写入前述记忆胞的写入资料读出到位元线, (c)和基准电位比较将前述写入资料读出到前述位 元线后的位元线电位, (d)根据前述比较结果,判断是否已写入前述所希望 的写入资料, (e)反覆上述(a)-(b)的步骤直到写入前述所希望的写 入资料为止, 此处,前述(d)的程序将写入资料输出到外部的速度 比通常读出时的将读出资料输出到外部的速度慢 者。12.一种非挥发性半导体记忆装置,其特征在于 :具备 读出电路,将记忆于可重写资料之非挥发性记忆胞 之记忆资料读出到位元线; 比较电路:和基准电位比较将前述记忆资料读出到 前述位元线后的位元线电位;及 输出电路:根据前述比较结果,将所检测的检测资 料输出到外部, 前述输出电路具有第1.第2绝缘闸型FET,该第1.第2绝 缘闸型FET系串联连接于积体电路内部的电源电压 间,将输出电气连接于外部端子,核对写入后所进 行的写入资料的读出时,使按照前述检测资料所进 行的前述第1.第2绝缘闸型FET之一方闸极充电及他 方闸极放电各个充放电速度比通常读出时慢, 比核对前述写入资料的读出时、比前述通常读出 时长地设定前述外部端子充放电所需的时间者。 13.一种非挥发性半导体记忆装置之资料写入方法, 其特征在于:系根据第1基准电位及和第1基准电位 不同电位的第2基准电位之至少2个基准电位,区别 至少3个第1.第2.第3资料,根据第1临界电压记忆前 述第1资料,根据比前述第1临界电压高的第2临界电 压记忆前述第2资料,根据比前述第2临界高电压高 的第3临界电压记忆前述第3资料,根据至少3个临界 电压记忆的具有多数可重写资料之非挥发性记忆 胞之非挥发性半导体记忆装置之资料写入方法,包 含以下步骤: 在设定在前述第1临界电压的第1记忆胞设定前述 第1临界电压, 将第1写入电压给与设定在前述第2临界电压的第2 记忆胞之闸极,在前述第2记忆胞设定前述第2临界 电压, 将第2写入电压给与设定在前述第3临界电压的第3 记忆胞之闸极,该第2写入电压系与前述第2临界电 压和前述第3临界电压之差及前述第1基准电位和 前述第2基准电位之差之任何一方相应之分,对于 前述第1写入电压提高电压,在前述第3记忆胞设定 前述第3临界电压者。14.一种非挥发性半导体记忆 装置,其特征在于:包含记忆胞阵列:根据第1临界电 压记忆第1资料,根据比前述第1临界电压高的第2临 界电压记忆第2资料,根据比前述第2临界电压高的 第3临界电压记忆第3资料,根据至少3个临界电压记 忆的积集多数可重写资料之非挥发性记忆胞; 写入电路:根据写入资料控制给与前述记忆胞阵列 之列线的电压,将前述写入资料前述记忆胞;及, 写入资料检出电路:检出前述写入资料为前述第2 资料或第3资料,输出控制信号,该控制信号系前述 写入资料为前述第2资料时,以给与前述记忆胞阵 列之行线的电压为第1写入电压,前述写入资料为 前述第3资料时,以给与前述行线的电压为对于前 述第1写入电压,与前述第2临界电压和前述第3临界 电压之并及前述第1基准电位和前述第2基准电位 之差之任何一方相应之分,提高电压的第2写入电 压者。15.一种非挥发性半导体记忆装置之资料写 入方法,其特征在于:系根据第1临界电压记忆第1资 料,根据比前述第1临界电压高的第2临界电压记忆 第2资料,具有多数根据比前述第2临界电压高的第3 临界电压,至少3个临界电压记忆第3资料可重写资 料之非挥发性记忆胞,同时将资料写入多数记忆胞 之非挥发性半导体记忆装置之资料写入方法,包含 以下步骤: 在设定有前述第1临界电压的第1记忆胞设定前述 第1临界电压后,将第1写入电压给与设定在前述第2 临界电压的第2记忆胞之闸极及设定在前述第3临 界电压的第记忆胞之闸极各个,使前述第2.第3记忆 胞各个之临界电压从前述第1临界电压向前述第2 临界电压方向移动, 在前述第2记忆胞设定第2临界电压后,将第2写入电 压给与使临界电压从前述第1临界电压向前述第2 临界电压方向移动的设定在前述第3临界电压的第 3记忆胞之闸极,在前述第3记忆胞设定第3临界电压 者。16.根据申请专利范围第15项之写入方法,其中 分别根据第1基准电位及和第1基准电位不同电位 的第2基准电位之至少2个基准电位区别前述第1.第 2.第3资料, 前述第2写入电压对于前述第1写入电压,与前述第2 临界电压和前述第3临界电压之差及前述第1基准 电位和前述第2基准电位之差之任何一方相应之分 ,提高电压。17.根据申请专利范围第15项之写入方 法,其中在对于前述同时写入资料的多数记忆胞的 写入资料不存在前述第2.第3资料之至少一方资料 时,省略前述不存在资料的写入。18.一种非挥发性 半导体记忆装置,其特征在于:包含记忆胞阵列:根 据第1临界电压记忆第1资料,根据比前述第1临界电 压高的第2临界电压记忆第2资料,根据比前述第2临 界电压高的第3临界电压记忆第3资料,根据至少3个 临界电压记忆的积集多数可重写资料之非挥发性 记忆胞; 多数写入电路:根据写入资料控制给与前述记忆胞 阵列之列线的电压,将前述写入资料写入前述记忆 胞;及 写入控制电路:对于输出前述多数写入电路的写入 资料各个检出前述第2资料或前述第3资料,输出控 制信号,该控制信号系在前述写入资料即使有1个 前述第2资料时,为了写入前述第2资料也以前述记 忆胞阵列之行线为第1写入电压,在前述写入资料 即使有1个前述第3资料时,为了写入前述第3资料也 以前述记忆胞阵列之行线之第2写入电压,在前述 写入资料不存在前述第2.第3资料之至少一方资料 时,省略前述不存在资料的写入者。19.根据申请专 利范围第18项之非挥发性半导体记装置,其中分别 根据第1基准电位及和第1基准电位电位不同电位 的第2基准电位之至少2个基准电位区别前述第1.第 2.第3资料, 前述第2写入电压对于前述第1写入电压,与前述第2 临界电压和前述第3临界电压之差及前述第1基准 电位和前述第2基准电位之差之任何一方相应之分 ,提高电压。20.一种非挥发性半导体记忆装置,其 特征在于:包含记忆胞阵列:具备行线及列线,具有 记忆胞,该记忆胞配置成矩阵状,各自具有汲极、 源极、浮置闸及控制闸,将不同量电子储存于浮置 闸以记忆多数位元资料,同一行之前述记忆胞共同 连接于前述行线之一,同一列之前述记忆胞共同连 接于前述列线之一;及 源极电位设定机构:将电子注入前述浮置闸的资料 写入前述记忆胞时,与前述记忆的资料对应,使前 述源极电位不同者。21.根据申请专利范围第20项 之非挥发性半导体记忆装置,其中前述源极电位设 定机构为电晶体,该电晶体系汲极连接于前述记忆 胞之源极,源极连接于基准电位,写入前述资料时, 与前述记忆的资料对应而电阻値变化。22.根据申 请专利范围第20项之非挥发性半导体记忆装置,其 中记忆于前述记忆胞的多数位元资料为不同位址 的资料。23.根据申请专利范围第20项之非挥发性 半导体记忆装置,其中记忆于前述记忆胞的多数位 元资料为多数输出位元。24.根据申请专利范围第 20项之非挥发性半导体记忆装置,其中设置多数个 前述记忆胞阵列。25.根据申请专利范围第20项之 非挥发性半导体记忆装置,其中前述多数个记忆胞 阵列为同一位元输出资料。26.根据申请专利范围 第25项之非挥发性半导体记忆装置,其中同时将资 料写入前述多数记忆胞阵列。27.一种非挥发性半 导体记忆装置,其特征在于:包含记忆胞:具有汲极 、源极、浮置闸及控制闸,将不同量电子储存于浮 置闸以记忆多数位元资料;记忆胞阵列:含有多数 记忆胞块,该记忆胞块系将前述记忆胞配置成矩阵 状,配置成此矩阵状的同一行之前述记忆胞之控制 闸共同连接于多数行线之,同一列之记忆胞之汲极 共同连接于多数列线之一,共同连接前述记忆胞之 源极所形;及 源极电位设定机构:将电子注入前述浮置闸的资料 写入前述记忆胞时,与前述记忆的资料对应,使前 述源极电位不同;前述各记忆胞块设置源极电位设 定机构者。28.根据申请专利范围第27项之非挥发 性半导体记忆装置,其中记忆于前述记忆胞的多数 位元资料为不同位址的资料。29.根据申请专利范 围第27项之非挥发性半导体记忆装置,其中记忆于 于述记忆胞的多数位元资料为多数输出位元。30. 根据申请专利范围第27项之非挥发性半导体记忆 装置,其中设置多数个前述记忆胞阵列。31.根据申 请专利范围第30项之非挥发性半导体记忆装置,其 中前述多数个记忆胞阵列彼此对应的记忆胞块为 同一位元输出资料。32.根据申请专利范围第27项 之非挥发性半导体记忆装置,其中同时将资料写入 前述记忆胞阵列中的多数记忆胞块。33.一种非挥 发性半导体记忆装置,其特征在于:包含 行线; 列线; 记忆胞,闸极连接于前述行线,汲极连接于前述列 线; 负载电晶体:连接于前述列线,使前述列线充电; 感测放大器部:来自前述记忆胞的资料读出时,比 较基准电位和前述列线之电位,检出记忆于前述记 忆胞的资料;及 资料读出机构:将前述负载电晶体之电流供应能力 设定在第1电流供应能力而从前述记忆胞读出资料 ,与此读出结果对应,决定将前述负载电晶体之电 流供应能力设定在比前述第1电流供应能力大的第 2电流供应能力或设定在比前述第1电流供应能力 小的第3电流供应能力,将前述负载电晶体设定在 前述第2或前述第3电流供应能力而从前述记忆胞 读出资料者。34.根据申请专利范围第33项之非挥 发性半导体记忆装置,其中前述记忆胞具有汲极、 源极、浮置闸及连接于前述行线的控制闸,改变储 存于前述浮置闸有电荷量以记忆多数位元资料。 35.根据申请专利范围第33项之非挥发性半导体记 忆装置,其中更包含: 第1锁存电路及第2锁存电路;及 控制电路:将前述负载电晶体之电流供应能力设定 在前述第1电流供应能力而从前述记忆胞读出资料 时,将前述感测放大器部之输出锁存于前述第1锁 存电路,与此读出结果对应,将前述负载电晶体之 电流供应能力设定在前述第2或前述第3电流供应 能力而从前述记忆胞读出资料时,将前述感测放大 器部之输出锁存于前述第2锁存电路。36.根据申请 专利范围第33项之非挥发性半导体记忆装置,其中 前述感测放大器部 在将前述负载电晶体之电流供应能力设定在前述 第1电流供应能力的状态从前述记忆胞读出资料时 ,比较第1基准电位和前述列线之电位而检出记忆 于前述记忆胞的资料, 在将述负载电晶体之电流供应能力设定在前述第2 电流供应能力的状态从前述记忆胞读出资料时,比 较第2基准电位和前述列线之电位而检出记忆于前 述记忆胞的资料, 在将前述负载电晶体之电流供应能力设定在第3电 流供应能力的状态从前述记忆胞读出资料时,比较 第3基准电位和前述列线之电位而检出记忆于前述 记忆胞的资料。37.根据申请专利范围第36项之非 挥发性半导体记忆装置,其中前述感测放大器部 具有第1感测放大器、第2感测放大器、第3感测放 大器, 在将前述负载电晶体之电流供应能力设定在前述 第1电流供应能力的状态从前述记忆胞读出资料时 ,利用前述第1感测放大器比较前述第1基准电位和 前述列线之电位而检出记忆于前述记忆胞的资料, 在将前述负载电晶体之电流供应能力设定在前述 第2电流供应能力的状态从前述记忆胞读出资料时 ,利用前述第2感测放大器比较前述第2基准电位和 前述列线之电位而检出记忆于前述记忆胞的资料, 在将前述负载电晶体之电流供应能力设定在第3电 流供应能力的状态从前述记忆胞读出资料时,利用 前述第3感测放大器比较前述第3基准电位和前述 列线之电位而检出记忆于前述记忆胞的资料。38. 根据申请专利范围第37项之非挥发性半导体记忆 装置,其中前述感测放大器部开关选择前述第2感 测放大器之输出及前述第3感测放大器之输出而输 出资料。39.根据申请专利范围第36项之非挥发性 半导体装置,其中前述感测放大器部具有第1感测 放大器和第2感测放大器, 在将前述负载电晶体之电流供应能力设定在前述 第1电流供应能力的状态从前述记忆胞读出资料时 ,利用前述第1感测放大器比较前述第1基准电位和 前述列线之电位而检出记忆于前述记忆胞的资料, 在将前述负载电晶体之电流供应能力设定在前述 第2电流供应能力的状态从前述记忆胞读出资料时 ,利用前述第2感测放大器比较前述第2基准电位和 前述列线之电位而检出记忆于前述记忆胞的资料, 在将前述负载电晶体之电流供应能力设定在第3电 流供应能力的状态从前述记忆胞读出资料时,利用 前述第2感测放大器比较前述第3基准电位和前述 列线之电位而检出记忆于前述记忆胞的资料。40. 根据申请专利范围第39项之非挥发性半导体记忆 装置,其中前述第2感测放大器开关选择前述第2基 准电位和前述第3基准电位而供应。41.根据申请专 利范围第36项之非挥发性半导体记忆装置,其中前 述感测放大器开关选择前述第1基准电位、前述第 2基准电位及前述第3基准电位而供应。42.根据申 请专利范围第41项之非挥发性半导体记忆装置,其 中更包含 第1锁存电路及第2锁存电路;及 控制电路:将比较前述第1基准电位和前述列线之 电位而检出的资料记忆于前述第1锁存电路,将比 较前述第2基准电位或前述第3基准电位和前述列 线之电位而检出的资料记忆位于前述第2锁存电路 。43.一种非挥发性半导体记忆装置,其特征在于: 包含 行线; 列线; 记忆胞:闸极连接于前述行线,汲极连接于前述列 线; 负载电晶体:连接于前述列线,使前述列线充电; 感测放大器部:来自前述记忆胞的资料读出时,比 较基准电位和前述列线之电位而检出记忆于前述 记忆胞的资料;及 资料读出机构:将前述负载电晶体之电流供应能力 设定在预定电流供应能力而从前述记忆胞读出资 料,与此读出结果对应,使前述负载电晶体之电流 供应能力变化而从前述记忆胞读出资料者。44.一 种非挥发性半导体记忆装置,其特征在于:具备 行线; 列线; 记忆胞:具有电气连接于前述列线之汲极、源极、 浮置闸及连接于前述行线的控制闸,改变储存于前 述浮置闸的电荷量以记忆多数位元资料; 感测放大器:来自前述记忆胞的资料读出时,使用 多数基准电位检出记忆于前述记忆胞的资料;及 程式机构:控制成资料写入前述记忆胞,核对此写 入后的前述浮置闸电荷储存状态的验证读出,藉由 此验证读出判断已写入所希望的资料时,结束写入 ,藉由前述验证读出判断未写入所希望的资料时, 反覆进行前述写入和前述验证读出直到判断已写 入所希望的资料为止, 前述感测放大器使用至少6个基准电位作为多数基 准电位,该至少6个基准电位系按第1基准电位、第2 基准电位、第3基准电位、第4基准电位、第5基准 电位、第6基准电位顺序依次高地设定电位,通常 读出时,藉由检出前述列线之电位比前述第2基准 电位低或在前述第1基准电位和前述第4基准电位 之间或在前述第3基准电位前述和第6基准电位之 间或比前述第5基准电位高,以读出资料, 前述验证读出时,藉由检出前述列线之电位在前述 第2基准电位和前述第3基准电位之间或在前述第4 基准电位和前述第5基准电位之间或比前述第6基 准电位高,以读出资料者。45.根据申请专利范围第 44项之非挥发性半导体记忆装置,其中利用开关机 构按照前述通常读出时和前述验证读出时切换供 应在前述感测放大器使用的基准电位。46.一种非 挥发性半导体记忆装置,其特征在于:具备 行线; 列线; 记忆胞:具有连接于前述列线之汲极、源极、浮置 闸及连接于前述行线的控制闸,使储存于前述浮置 闸的电荷量不同以记忆多数位元资料; 感测放大器:来自前述记忆胞的资料读出时,使用 多数基准电位检出记忆于前述记忆胞的资料; 程式机构:资料写入前述记忆胞,核对此写入后的 前述浮置闸电荷储存状态的验证读出,藉由此验证 读出判断已写入所希望的资料时,结束写入,藉由 前述验证读出判断未写入所希望的资料时,反覆进 行前述写入和前述验证读出直到判断已写入所希 望的资料为止, 前述感测放大器使用第1基准电位、比前述第1基 准电位高的至少2个基准电位、比前述至少2个基 准电位高的第2基准电位之至少4个基准电位作为 多数基准电位, 通常读出时,藉由检出前述列线之电位比第1基准 电位低或在比前述第1基准电位高的至少2个基准 电位彼此之间或比前述第2基准电位高,以读出资 料, 前述验证读出时,藉由检出在比前述至少2个基准 电位低方之基准电位低的电位之基准电位和比前 述至少2个基准电位高方之基准电位高的电位之基 准电位之间或比基准电位高,该基准电位系比前述 第2基准电位低的电位之基准电位,以读出资料者 。47.根据申请专利范围第46项之非挥发性半导体 记忆装置,其中前述感测放大器在通常读出时及前 述验证读出时使用同一感测放大器,从串联连接于 电源电位和接地电位之间的负载电晶体及和前述 记忆胞等效的电晶体之连接点供应前述基准电位, 透过开关机构供应在前述通常读出和前述验证读 出时不同的电位给与前述记忆胞之浮置闸对应的 和前述记忆胞等效的电晶体之闸极。48.一种非挥 发性半导体记忆装置,其特征在于:包含 行线; 列线; 记忆胞:具有连接于前述列线之汲极、源极、浮置 闸及连接于前述行线的控制闸,使储存于浮置闸的 电荷量不同以记忆多数位元资料; 感测放大器:来自前述记忆胞的资料读出时,使用 多数基准电位检出记忆于前述记忆胞的资料;及 电位设定机构:将供应给感测放大器的前述多数基 准电位在该非挥发性半导体记忆装置制造后设定 在预定电位者。49.根据申请专利范围第48项之非 挥发性半导体记忆装置,其中准备多数组前述多数 基准电位, 前述电位设定机构选择前述多数组中的预定1组供 应给前述感测放大器。50.非挥发性半导体记忆装 置,其特征在于:包含 行线; 列线; 记忆胞:闸极连接于前述行线,汲极连接于前述列 线;及,感测放大器:来自前述记忆胞的资料读出时, 使用基准电位检出记忆于前述记忆胞的资料;及 基准电位设定机构:与前述列线之电位对应,设定 成使前述基准电位如和前述列线之电位的电位差 变大般地变化者。51.根据申请专利范围第50项之 非挥发性半导体记忆装置,其中前述记忆胞具有汲 极、源极、浮置闸及连接于前述行线的控制闸,使 储存于前述浮置闸的电荷量不同以记忆多数位元 资料。52.一种非挥发性半导体记忆装置,其特征在 于:包含 行线; 列线; 记忆胞:具有连接于前述列线之汲极、源极、浮置 闸及连接于前述行线的控制闸,使储存于浮置闸的 电荷量不同以记忆多数位元资料; 多数感测放大器:来自前述记忆胞的资料读出时, 使用多数基准电位检出记忆于前述记忆胞的资料; 及 开关电路:在通常读出时和验证读出时切换供应基 准电位,该基准电位系供应给前述感测放大器者。 53.一种非挥发性半导体记忆装置,其特征在于:包 含 记忆胞阵列:具备行线及列线,具有记忆胞,该记忆 胞系配置成矩阵状,与电荷储存部之电荷量对应, 使临界电压不同以记忆多数位元资料,各自具有汲 极、源极、前述电荷储存部及控制闸,同一行之前 述记忆胞之前述控制闸共同连接于前述行线之一, 同一列之前述记忆胞共同连接于前述列线之一;及 程式机构:控制成同时将资料写入连接于同一前述 行线的至少2个前述记忆胞,在前述至少2个记忆胞 设定至少2种不同的临界电压时,先在与低方之临 界电压对应的前述记忆胞设定临界电压,此设定后 ,在与高方之临界电压对应的前述记忆胞设定临界 电压,为了在与前述低方之临界电压对应的前述记 忆胞设定临界电压,将电荷注入前述对应的记忆胞 之电荷储存部时,也同时将电荷注入设定在前述高 方之临界电压的前述记忆胞之电荷储存部者。54. 根据申请专利范围第53项之非挥发性半导体记忆 装置,其中前述程式机构在将资料写入前述记忆胞 时,供应与写入的资料对应的电压给前述记忆胞之 控制闸。55.根据申请专利范围第53或54项之非挥发 性半导体记忆装置,其中更具备资料抹除机构,以 前述资料抹除机构将前述记忆胞之记忆资料设定 在预定値后,以前述程式机构选择地将资写入前述 记忆胞。56.根据申请专利范围第53项之非挥发性 半导体记忆装置,其中在与低方之临界电压对应的 前述记忆胞设定临界电压时,供应第1电压给前述 行线,同时将电荷注入与前述低方之临界电压对应 的前述记忆胞之前述电荷储存部和设定在前述高 方之临界电压的前述记忆胞之电荷储存部,在与前 述低方之临界电压对应的前述记忆胞之临界电压 设定后,在与前述高方之临界电压对应的前述记忆 胞设定临界电压时,供应电压値比前述第1电压大 的第2电压给前述行线,将电荷注入设定在前述高 方之临界电压的前述记忆胞之电荷储存部,在与前 述高方之临界电压对应的前述记忆胞设定临界电 压。57.一种非挥发性半导体记装置,其特征在于: 包含 记忆胞阵列:含有多数记忆胞阵列,该记忆胞阵列 具备行线及列线,具有记忆胞,该记忆胞系配置成 矩阵状,与电荷储存部之电荷量对应,使临界电压 不同以记忆多数位元资料,各自具有汲极、源极、 前述电荷储存部及控制闸,同一行之前述记忆胞之 前述控制闸共同连接于前述行线之一,同一列之前 述记忆胞共同连接于前述列线之一; 输出电路:与多数前述记忆胞阵列对应所设,将前 述记忆胞之记忆资料输出到外部;及 程式机构:控制成与写入前述记忆胞的资料对应, 同时将资料写入前述多数记忆胞阵列中的前述记 忆胞,将前述多数记忆胞阵列中的前述记忆胞设定 至少2种不同的临界电压时,先在与低方之临界电 压对应的前述记忆胞设定临界电压,此设定后,在 与高方之临界电压对应的前述记忆胞设定临界电 压,为了在与前述低方之临界电压对应的前述记胞 设定临界电压,将电荷注入前述对应的记忆胞之电 荷储存部时,也同时将电荷注入设定在前述高方之 临界电压的前述记忆胞之电荷储存部者。58.根据 申请专利范围第57项之非挥发性半导体记忆装置, 其中互相连接前述多数记忆胞阵列对应的行线彼 此。59.根据申请专利范围第57项之非挥发性半导 体记忆装置,其中前述程式机构在将资料写入前述 记忆胞时,供应与写入的资料对应的电压给前述记 忆胞之控制闸。60.根据申请专利范围第57项之非 挥发性半导体记忆装置,其中在与低方之临界电压 对应的前述记忆胞设定临界电压时,供应第1电压 给前述低方之临界电压对应的前述记忆胞之前述 控制闸和前述高方之临界电压对应的前述记忆胞 之前述控制闸,同时将电荷注入与前述低方之临界 高压对应的前述记忆胞之前述电荷储存部和设定 在前述高方之临界电压的前述记忆胞之电荷储存 部,在与前述低方之临界电压对应的前述记体胞之 临界电压设定后,在与前述高方之临界电压对应的 前述记忆胞设定临界电压时,供应电压値比前述第 1电压大的第2电压给与前述高方之临界电压对应 的前述记忆胞之前述控制闸,将电荷注入高在前述 高方之临界电压的前述记忆胞之电荷储存部,在与 前述高方之临界电压对应的前述记忆胞设定临界 电压。61.根据申请专利范围第57项之非挥发性半 导体记忆装置,其中更具备资料抹除机构,以前述 资料抹除机构将前述记忆胞之记忆资料设定在预 定値后,以前述程式机构选择地将资料写入前述记 忆胞。图式简单说明: 第一图为概略显示一般非挥发性半导体记忆装置 结构的结构图。 第二图A、第二图B为显示习知基准电位和位元线 电位之关系之图。 第三图为显示检测由第一图之记忆装置输出之资 料之感测放大器的结构图。 第四图为显示感测放大器之输出和记忆资料之关 系之图。 第五图为显示记忆胞之临界电压和记忆资料之关 系之图。 第六图为显示习知例之源极电位电路之图。 第七图为显示对记忆胞的资料一般写入方法之图 。 第八图A为显示无偏置闸部型式之记忆胞截面之图 。 第八图B为显示有偏置闸部型式之记忆胞截面之图 。 第九图为取出第一图的记忆胞和负载电晶体显示 的电路图。 第十图为显示第九图中的记忆胞和负载电晶体的 连接点输出电压Vout和选择记忆胞时流到记忆胞的 电流及流到负载电晶体的电流之关系的特性图。 第十一图为说明第一图的排挥性记忆胞的临界电 压分布状态之图。 第十二图为显示关于本发明第1实施例之非挥发性 半导体记忆装置动作的波形图。 第十三图为显示关于第1实施例之非挥发性半导体 记忆装置之资料写入时字元线电位变化之图。 第十四图A、第十四图B为显示关于第1实施例之非 挥发性半导体记忆装置之基准电位和位元线电位 之关系之图。 第十五图为显示关于第1实施例之非挥发性半导体 记忆装置具有的感测放大器的结构图。 第十六图为显示关于本发明第2实施例之非挥发性 半导体记忆装置具有的输出缓冲器之图。 第十七图为第2实施例之输出缓冲器的电路图。 第十八图为各模态显示输入第十七图所示之输出 缓冲器的信号电位之图。 第十九图A-第十九图D为显示关于第2实施例之非挥 发性半导体记忆装置之资料输出时之输出波形的 波形图。 第二十图为显示关于本发明第3实施例之非挥发性 半导体记忆装置之写入电压、临界电压及记忆资 料各个关系之图。 第二十一图为概略显示关于第3实施例之非挥发性 半导体记忆装置结构的结构图。 第二十二图为显示关于第3实施例之写入时之记忆 胞汲极电位及字元线电位变化的波形图。 第二十三图为显示关于第3实施例变形例之写入时 之记忆胞汲极电位及字元线电位变化的波形图。 第二十四图为关于第3实施例之非挥发性半导体记 忆装置具有的检测电路的电路图。 第二十五图为关于第3实施例之非挥发性半导体记 忆装置具有的控制电路的电路图。 第二十六图为显示关于本发明第4实施例之非挥发 性半导体记忆装置概略结构的电路图。 第二十七图为显示第4实施例之2资料,记忆胞临界 値、写入时记忆胞源极电压之关系之图。 第二十八图为反覆进行第4实施例之写入、验证读 出时的动作波形图。 第二十九图为第4实施例之源极电位电路第1例的 电路图。 第三十图为显示第二十九图之源极电位电路之信 号逻辑电位之图。 第三十一图为第4实施例之源极电位电路第2例的 电路图。 第三十二图为显示第三十一图之源极电位电路之 信号逻辑电位之图。 第三十三图为第4实施例之源极电位电路第3例的 电路图。 第三十四图为显示第三十三图之源极电位电路之 信号逻辑电位之图。 第三十五图为包含于第4实施例之源极电位电路内 之抹除电路第1例的电路图。 第三十六图为第4实施例之变形例。 第三十七图为显示本发明第5实施例之记忆胞和负 载电晶体的连接点输出电压和选择记忆胞时流到 记忆胞的电流及流到负载电晶体的电流之关系的 特性图。 第三十八图为取出关于第5实施例之记忆胞和负载 电晶体显示的电路图。 第三十九图为显示在第5实施例所使用之控制信号 R1.R2例的定时波形图。 第四十图为显示关于本发明第6实施例之读出系之 感测放大器部的方块图。 第四十一图为显示第四十图之具体例的电路图。 第四十二图为说明第四十一图之电路动作而显示 的信号波形图。 第四十三图为显示关于本发明第7实施例之读出系 之感测放大器部的方块图。 第四十四图为显示关于本发明第8实施例之读出系 之感测放大器部的方块图。 第四十五图为显示关于本发明第9实施例之读出系 之感测放大器部的方块图。 第四十六图为说明按照第9实施例之多数基准电位 第一图A、第一图B、第二图A、第二图B、第三图A 、第三图B和记忆胞之临界电压决定的位元线电位 1-4之高低关系而显示之图。 第四十七图为显示第9实施例之位元线电位、感测 放大器之输出、记忆资料之关系之图。 第四十八图为作为使供应给关于第9实施例之感测 放大器部的基准电位在验证读出时和通常读出时 不同的基准电位控制电路一例,显示基准电位切换 电路一例的电路图。 第四十九图为作为使供应给关于第9实施例之感测 放大器部的基准电位在验证读出时和通常读出时 不同的基准电位控制电路他例,显示基准电位可变 电路的电路图。 第五十图为说明使供应给关于本发明第10实施例 之感测放大器部的基准电位在验证读出时和通常 读出时不同的情况而显示之图。 第五十一图为说明使供应给关于本发明第11实施 例之感测放大器部的基准电位在验证读出时和通 常读出时不同的情况而显示之图。 第五十二图为显示于本发明第12实施例之读出系 之感测放大器部的方块图。 第五十三图为说明供应给第五十二图中的感测放 大器1.2.3的多数组基准电位高低关系而显示之图 。 第五十四图为显示关于本发明第13实施例之读出 系之感测放大器部的方块图。 第五十五图为说明第五十四图的基准电位1.2.3和 位元线电位1.2.3.4.之高低关系而显示之图。 第五十六图为显示供应基准电位给第五十四图中 的感测放大器部的电路一例的电路图。 第五十七图为显示供应基准电位给第五十四图中 的感测放大器部的电路他例的电路图。 第五十八图为说明第五十七图中的信号/VR、VR在 电气上有成为浮动状态之虞的区域A或B之范围而 显示之图。 第五十九图为显示供应基准电位给第五十四图中 的感测放大器部的电路另外他例的电路图。 第六十图为显示关于本发明第13实施例之读出系 之感测放大器部的方块图。 |
