| 主权项 |
1.一种半导体记忆体装置,其系包含有:半导体基板;第一,第二扩散层,用以作为在上述半导体基板内导入杂质而所形成之源极.汲极区域的功能:元件隔离绝缘膜,形成于包含上述第一扩散层之一部分及上述第二扩散层之一部分的区域上;闸极绝缘膜,形成于位在上述半导体基板之上述第一,第二扩散层间的区域上;浮动闸极,形成于上述闸极绝缘膜上;控制闸极,设在上述浮动闸极上;电容绝缘膜,介于上述浮动闸极和控制闸极之间;隧道绝缘膜,接触上述浮动闸极之侧面而设;抹除闸极,夹住上述隧道绝缘膜且与上述浮动闸极之侧面相对;第一,第二接触构件,填满上述元件隔离绝缘膜开口所成的二个下侧连接孔而接触第一,第二扩散层;层间绝缘膜,堆积在上述第一,第二接触构件及控制闸极之上方;以及配线层,填满形成于上述层间绝缘膜上的二个上侧连接孔以接触上述第一,第二接触构件者。2.如申请专利范围第1项之半导体记忆体装置,其中上述接触构件,系延伸至上述层间绝缘膜之上方,用以作为拉出电极之功能。3.如申请专利范围第1项之半导体记忆体装置,其中上述元件隔离膜,系由利用CVD法所堆积的绝缘膜所构成。4.如申请专利范围第1项之半导体记忆体装置,其中上述接触构件,系由与上述浮动闸极、控制闸极及抹除闸极中之任一种相同的材料所构成。5.如申请专利范围第1至4项中任一项之半导体记忆体装置,其中上述接触构件,系由高熔点金属及多晶矽中之至少一种所构成。6.如申请专利范围第1至4项中任一项之半导体记忆体装置,其中至少上述接触构件之下部,系由非掺杂之半导体所构成。7.如申请专利范围第1至4项中任一项之半导体记忆体装置,其中更具备有介于上述接触构件和下侧连接孔之侧面间的绝缘体侧壁。8.一种半导体记忆体装置之制造方法,其系包含有以下之步骤:步骤(a),在半导体基板内形成用以作为源极.汲极区域之功能的第一,第二扩散层;步骤(b),在上述步骤(a)之后,在包含上述半导体基板之上述第一扩散层之一部分及上述第二扩散层之一部分的区域上形成隔离区域形成用绝缘膜;步骤(c),将上述隔离区域形成用绝缘膜予以图案化,以形成元件隔离用绝缘膜;步骤(d),在上述步骤(c)之后或之前,或是与上述前步骤(c)同时,将上述隔离区域形成用绝缘膜予以图案化,以形成分别到达上述第一,第二扩散层的第一,第二下侧连接孔;步骤(e),在上述步骤(c)之后,在由上述半导体基板之上述元件隔离绝缘膜所包围的区域上形成第一绝缘膜;步骤(f),在上述步骤(e)之后,在上述第一绝缘膜上依序形成第一导体膜、第二绝缘膜、第二导体膜及第二绝缘膜;步骤(g),在上述步骤(f)之后,将上述第三绝缘膜、第二导体膜及第三绝缘膜予以图案化,以分别形成闸极上绝缘膜、控制闸极及电容绝缘膜;步骤(h),在上述步骤(g)之后,在上述电容绝缘膜、控制闸极及闸极上绝缘膜之侧面上形成绝缘体侧壁;步骤(i),在上述步骤(h)之后,将上述绝缘体侧壁当作罩幕,利用蚀刻技术去除上述第一导体膜,以形成浮动闸极;步骤(j),在上述步骤(i)之后,在上述浮动闸极之侧面形成可为隧道媒体的隧道绝缘膜;步骤(k),在上述步骤(j)之后,形成夹住上述隧道绝缘膜且与上述浮动闸极相对的抹除闸极;以及步骤(l),形成用以填满上述下侧连接孔的接触构件。9.如申请专利范围第8项之半导体记忆体装置之制造方法,其中上述步骤(b),系利用CVD法形成上述隔离区域形成用绝缘膜。10.如申请专利范围第8项之半导体记忆体装置之制造方法,其中上述步骤(l)系与上述步骤(k)同时进行,而上述步骤(l),系在基板上形成第三导体膜之后,藉由将该第三导体膜予以图案化,以同时形成上述接触构件和抹除闸极。11.如申请专利范围第8项之半导体记忆体装置之制造方法,其中上述步骤(d)系在步骤(e)之前进行,上述步骤(f),系在上述下侧连接孔之上方,形成上述第二导体膜及第三绝缘膜,上述步骤(l)系与上述步骤(g)同时进行者。12.如申请专利范围第8项之半导体记忆体装置之制造方法,其中上述步骤(f)之前,更包含有在第一,第二连接孔之侧面形成绝缘体侧壁的步骤。13.如申请专利范围第8至12项中任一项之半导体记忆体装置之制造方法,其中上述步骤(d)系在上述步骤(c)之前进行者。14.如申请专利范围第8至12项中任一项之半导体记忆体装置之制造方法,其中上述步骤(l)中之上述接触构件,系以高熔点金属膜及半导体膜之层合膜所形成者。15.如申请专利范围第8至12项中任一项之半导体记忆体装置之制造方法,其中上述步骤(l)中之上述接触构件,系以杂质浓度互为不同的二种以上之半导体膜之层合膜所形成者。16.如申请专利范围第15项之半导体记忆体装置之制造方法,其中上述步骤(l),系在基板上依序堆积非掺杂之多晶矽膜和非晶矽膜,且在非晶矽膜上植入杂质离子之后,将上述多晶矽膜及非晶矽膜予以图案化,以形成上述接触构件。图式简单说明:第一图系本发明第一,第二实施形态之半导体记忆体装置的平面图。第二图系本发明第一实施形态之半导体记忆体装置之第一图所示之IIa-IIa线、IIb-IIb线及IIc-IIc线的截面图。第三图系显示本发明第一实施形态之半导体装置之制造步骤中直至形成扩散层为止之步骤的剖视图。第四图系显示本发明第一实施形态之半导体装置之制造步骤中直至形成元件隔离绝缘膜为止之步骤的剖视图。第五图系显示本发明第一实施形态之半导体装置之制造步骤中直至形成第三矽氧化膜为止之步骤的剖视图。第六图系显示本发明第一实施形态之半导体装置之制造步骤中直至形成浮动闸极为止之步骤的剖视图。第七图系显示本发明第一实施形态之半导体装置之制造步骤中直至形成隧道绝缘膜为止之步骤的剖视图。第八图系显示本发明第一实施形态之半导体装置之制造步骤中直至形成控制闸极形成用光阻罩幕为止之步骤的剖视图。第九图系显示本发明第一实施形态之半导体装置之制造步骤中直至形成接触构件及抹除闸极且进而形成层间绝缘膜和配线层为止之步骤的剖视图。第十图系本发明第二实施形态之半导体记忆体装置之第一图所示之IIa-IIa线、IIb-IIb线及IIc-IIc线的截面图。第十一图系显示本发明第二实施形态之半导体装置之制造步骤中直至形成扩散层为止之步骤的剖视图。第十二图系显示本发明第二实施形态之半导体装置之制造步骤中直至形成下侧连接孔为止之步骤的剖视图。第十三图系显示本发明第二实施形态之半导体装置之制造步骤中直至形成元件隔离绝缘膜为止之步骤的剖视图。第十四图系显示本发明第二实施形态之半导体装置之制造步骤中直至形成第一多晶矽膜为止之步骤的剖视图。第十五图系显示本发明第二实施形态之半导体装置之制造步骤中直至进行第二多晶矽膜之致密化为止之步骤的剖视图。第十六图系显示本发明第二实施形态之半导体装置之制造步骤中直至形成控制闸极形成用光阻罩幕为止之步骤的剖视图。第十七图系显示本发明第二实施形态之半导体装置之制造步骤中直至形成抹除闸极为止之步骤的剖视图。第十八图系显示本发明第二实施形态之半导体装置之制造步骤中直至形成层间绝缘膜和配线层为止之步骤的剖视图。第十九图系习知浮动闸型半导体记忆体装置的平面图。第二十图系习知浮动闸型半导体记忆体装置之第十九图所示之XXa-XXa线、XXb-XXb线及XXc-XXc线的截面图。 |
