| 主权项 |
1.一种制造金氧互补半导体元件的方法,包括以下几个步骤:(S1)形成一个场氧化层,用来定义在预先决定的半导体基板上循序定位好的第一到第四个作用区域;(S2)在第一到第四个作用区域上形成一屏蔽氧化层;(S3)形成第一个光罩图案用来曝露出第一及第二个作用区域;(S4)在第一及第二个被曝露的区域的表面上形成一选择好深度的n井;(S5)在第一及第二个被曝露的区域的表面上形成一个n型的离子植入层来控制第一个临界电压;(S6)除去第一个光罩图案;(S7)形成第二个光罩图案用来曝露出第三个作用区域;(S8)在第三个被曝露的区域的表面上形成一选择好深度的p井;(S9)在第三个被曝露的区域的表面上形成一个p型的离子植入层来控制第二个临界电压;(S10)除去第二个光罩图案;(S11)形成第三个光罩图案用来曝露出第一及第四个作用区域;(S12)在第一及第四个被曝露的区域的表面上形成一个p型的离子植入层来控制第三个临界电压;(S13)在第一至第四个作用区域上形成包括一闸氧化层的闸极。2.如申请专利范围第1项之方法,更深入包含在屏蔽氧化层形成步骤(S2)之后,利用离子植入的方式在半导体基板上形成深度预定的不纯物埋入层的步骤。3.如申请专利范围第1项之方法,更深入包含在形成控制第一个临界电压之n型离子植入层的步骤(S5)之后,利用离子植入的方式在半导体基板上形成深度预定的不纯物埋入层的步骤。4.如申请专利范围第3项之方法,其中硼原子使用1.5MeV至1.8MeV的能量及每平方公分11013至51013个离子的离子植入集中度植入半导体基板中,形成不纯物埋入层。5.如申请专利范围第1项之方法,其中第一个光罩图形厚度为2至4微米。6.如申请专利范围第1项之方法,其中磷原子使用700KeV至1.5MeV的能量及每平方公分11013至51013个离子的离子植入集中度植入半导体基板中来形成n井。7.如申请专利范围第1项之方法,其中在步骤(S5)中,形成一n型离子植入层用来控制第一个临界电压,包括以下步骤:磷原子使用180KeV至250KeV的能量及每平方公分51012至51013个离子的离子植入集中度植入半导体基板的表面。磷原子以30KeV至80KeV的能量及每平方公分21012至81012个离子的离子植入集中度植入半导体基板的表面。8.如申请专利范围第1项之方法,其中为了形成p井,硼原子使用500KeV至700KeV的能量及每平方公分11013至51013个离子的离子植入集中度植入半导体基板。9.如申请专利范围第1项之方法,其中在步骤(S9)中,形成一p型离子植入层用来控制第二个临界电压,包括以下步骤:硼原子以70KeV至120KeV的能量及每平方公分51012至51013个离子的离子植入集中度植入半导体基板的表面;硼原子以10KeV至30KeV的能量及每平方公分11012至51012个离子的离子植入集中度植入半导体基板表面。10.如申请专利范围第1项之方法,其中在步骤(S12)中,形成控制第三临界电压的p型离子植入层,包括硼原子使用10KeV至50KeV的能量及每平方公分11012至51012个离子的离子植入集中度植入低临界电压p型MOS电晶体的区域。11.一种制造互补金氧半导体元件的方法,包括以下步骤:(S1)形成一个场氧化层,用来定义在预先决定的半导体基板上循序定位好的第一到第四个作用区域;(S2)在第一到第四个作用区域上形成一屏蔽氧化层;(S3)形成第一个光罩图案用来曝露出第一及第二个作用区域;(S4)在第一及第二个被曝露的区域的表面上形成一选择好深度的n井;(S5)在第一及第二个被曝露的区域的表面上形成一个n型的离子植入层来控制第一个临界电压;(S6)除去第一个光罩图案;(S7)形成第二个光罩图案用来曝露出第三和第四个作用区域;(S8)在第三和第四个被曝露的区域的表面上形成一选择好深度的p井;(S9)在第三和第四个被曝露的区域的表面上形成一个p型的离子植入层来控制第二个临界电压;(S10)除去第二个光罩图案;(S11)形成第三个光罩图案用来曝露出第二及第四个作用区域;(S12)在第二及第四个被曝露的区域的表面上形成一个p型的离子植入层来控制第三个临界电压;(S13)在第一至第四个作用区域上形成包括一闸氧化层的闸极。12.如申请专利范围第11项之方法,更深入包含在屏蔽氧化层形成步骤(S2)之后,利用离子植入的方式在半导体基板上形成深度预定的不纯物埋入层的步骤。13.如申请专利范围第11项之方法,更深入包含在形成控制第一个临界电压之n型离子植入层的步骤(S5)之后,利用离子植入的方式在半导体基板上形成深度预定的不纯物埋入层的步骤。14.如申请专利范围第13项之方法,其中硼原子使用1.5MeV至2.5MeV的能量及每平方公分11013至51013个离子的离子植入集中度植入半导体基板中,形成不纯物埋入层。15.如申请专利范围第11项之方法,其中第一个光罩图形厚度为2至4微米。16.如申请专利范围第11项之方法,其中磷原子使用700KeV至1.5MeV的能量及每平方公分11013至51013个离子的离子植入集中度植入半导体基板中来形成n井。17.如申请专利范围第11项之方法,其中在步骤(S5)中,形成一n型离子植入层用来控制第一个临界电压,包括以下步骤:磷原子以180KeV至250KeV的能量及每平方公分51012至21013个离子的离子植入集中度植入半导体基板的表面;磷原子也以30KeV至80KeV的能量及每平方公分51011至51012个离子的离子植入集中度植入半导体基板的表面。18.如申请专利范围第11项之方法,其中为了形成p井,硼原子使用500KeV至700KeV的能量及每平方公分11013至51013个离子的离子植入集中度植入半导体基板。19.如申请专利范围第11项之方法,其中在步骤(S9)中,形成一p型离子植入层用来控制第二个临界电压,包括以下步骤:硼原子以70KeV至120KeV的能量及每平方公分51012至21013个离子的离子植入集中度植入半导体基板的表面;硼原子以10KeV至30KeV的能量及每平方公分21012至51012个离子的离子植入集中度植入半导体基板的表面。20.如申请专利范围第11项之方法,其中在步骤(S12)中,形成控制第三临界电压的p型离子植入层,包括硼原子使用30KeV至80KeV的能量及每平方公分11012至81012个离子的离子植入集中度植入低临界电压n型MOS电晶体的区域。21.一种制造互补金氧半导体元件的方法,包括以下的步骤:(S1)形成一个场氧化层,用来定义在预先决定的半导体基板上循序定位好的第一到第四个作用区域;(S2)在第一到第四个作用区域上形成一屏蔽氧化层;(S3)形成第一个光罩图案用来曝露出第一及第二个作用区域;(S4)在第一及第二个被曝露的区域的表面上形成一选择好深度的n井;(S5)在第一及第二个被曝露的区域的表面上形成一个n型的离子植入层来控制第一个临界电压;(S6)除去第一个光罩图案;(S7)形成第二个光罩图案用来曝露出第三和第四个作用区域;(S8)在第三和第四个被曝露的区域的表面上形成一选择好深度的p井;(S9)在第三和第四个被曝露的区域的表面上形成一个p型的离子植入层来控制第二个临界电压;(S10)除去第二个光罩图案;(S11)形成第三个光罩图案用来曝露出第一及第三个作用区域;(S12)在第一及第三个被曝露的区域的表面上形成一个p型的离子植入层来控制第三个临界电压;(S13)在第一至第四个作用区域上形成包括一闸氧化层的闸极。22.如申请专利范围第21项之方法,更深入包含在屏蔽氧化层形成步骤(S2)之后,利用离子植入的方式在半导体基板上形成深度预定的不纯物埋入层的步骤。23.如申请专利范围第21项之方法,更深入包含在形成控制第一个临界电压之n型离子植入层的步骤(S5)之后,利用离子植入的方式在半导体基板上形成深度预定的不纯物埋入层的步骤。24.如申请专利范围第23项之方法,其中硼原子使用1.5MeV至2.5MeV的能量及每平方公分11013至51013个离子的离子植入集中度植入半导体基板中,形成不纯物埋入层。25.如申请专利范围第21项之方法,其中第一个光罩图形厚度为2至4微米。26.如申请专利范围第21项之方法,其中磷原子使用700KeV至1.5MeV的能量及每平方公分11013至51013个离子的离子植入集中度植入半导体基板中来形成n井。27.如申请专利范围第21项之方法,其中在步骤(S5)中,形成一n型离子植入层用来控制第一个临界电压,包括以下步骤:磷原子以180KeV至250KeV的能量及每平方公分51012至21013个离子的离子植入集中度植入半导体基板的表面;磷原子以30KeV至80KeV的能量及每平方公分21012至81012个离子的离子植入集中度植入半导体基板的表面。28.如申请专利范围第21项之方法,其中为了形成p井,硼原子使用500KeV至700KeV的能量及每平方公分11013至51013个离子的离子植入集中度植入(S8)之半导体基板。29.如申请专利范围第21项之方法,其中在步骤(S9)中,形成一p型离子植入层用来控制第二个临界电压,包括以下步骤:硼原子以70KeV至120KeV的能量及每平方公分51012至21013个离子的离子植入集中度植入半导体基板的表面;硼原子以10KeV至30KeV的能量及每平方公分21011至31012个离子的离子植入集中度植入半导体基板的表面。30.如申请专利范围第21项之方法,其中在步骤(S12)中,形成控制第三临界电压的第二p型离子植入层,包括硼原子使用10KeV至30KeV的能量及每平方公分11012至51012个离子的离子植入集中度植入低临界电压n型MOS电晶体的区域。图式简单说明:第一图A至第一图D是本发明第一部份CMOS元件制程的概要截面图。第二图是本发明第一部份修正的CMOS元件制程的概要截面图,显示出一个半导体基板杂质埋入层。第三图A至第三图D是本发明第二部份CMOS元件制程的概要截面图。第四图A至第四图D是本发明第三部份CMOS元件制程的概要截面图。 |
