| 主权项 |
1.一种半导体记忆装置,包括:复数储存组;一时序控制电路,连接该些储存组,并输出复数的启动信号以启动各储存组及复数的预充电电路信号以在预定时序以预定顺序预充电各储存组;以及闩锁电路,连接各储存组,并将该时序控制电路之复数的输出信号状态闩锁在位址信号所指派的储存组内。2.如申请专利范围第1项所述的装置,其中,各闩锁电路之输出信号系一控制字元线启动之字元线驱动信号,一控制预充电之预充电信号,及一控制感应放大器动作之感应放大器致能信号,启动各储存组之该信号具有一字元线驱动信号之设定信号以启动该字元线驱动信号,一预充电重设信号以中断该预充电信号,及一感应放大器致能信号设定信号以启动该感应放大器致能信号,以及预充电各储存组之该信号具有一字元线信号重设信号以中断该字元线驱动信号,一预充电设定信号以启动该预充电信号,及一感应放大器致能信号重设信号以中断该感应放大器致能信号。3.一种半导体记忆装置,包括:复数储存组,各具有复数记忆胞,其分别形成于复数位元线对及复数字元线的交点,复数预充电电路,其连接各位元线对并在一预充电信号启动时预充电各位元线对,复数感应放大器,其连接各位元线对并在一感应放大器致能信号启动时放大各储存组,及一列解码器,其连接一列闩锁电路,藉以在各储存组启动闩锁一列位址表示之字元线之选择/未选择状态及在一字元线驱动信号启动时启动该列闩电路表示之字元线;一时序控制电路,具有一启动时序链以在一列位址启动信号启动时在预定时序以预定顺序控制一字元线驱动信号设定信号、一预充电信号重设信号、一感应放大器致能信号设定信号,及在一列位址中断信号启动时在预定时序以预定顺序控制一字元线驱动信号重设信号、一预充电信号设定信号、一感应放大器致能信号重设信号;一储存组解码器,启动一储存组选择信号以选择一包括于一位址信号之储存组位址表示之储存组;一列位址缓冲器,输出一列位址以作为包括于该位址信号之一列位址信号;以及复数闩锁电路,连接各储存组,接收该储存组选择信号,在一对应储存组选择信号及该位元线驱动信号设定信号启动时启动该位元线驱动信号,在该位元线驱动信号重设信号启动时中断该位元线驱动信号,在该预充电信号设定信号启动时启动该预充电信号,在该预充电信号重设信号启动时中断该预充电信号,在该感应放大器致能信号设定信号启动时启动该感应放大器致能信号,及在该感应放大器致能信号重设信号启动时中断该感应放大器致能信号。4.如申请专利范围第3项所述的装置,其中,各闩锁电路包括:一第一逻辑电路,在该字元线驱动信号设定信号及该储存组选择信号均启动时启动一输出信号;一第二逻辑电路,在该字元线驱动信号重设信号及该储存组选择信号均启动时启动一输出信号;一第三逻辑电路,在该预充电信号设定信号及该储存组选择信号均启动时启动一输出信号;一第四逻辑电路,在该预充电信号重设信号及该储存组选择信号均启动时启动一输出信号;一第五逻辑电路,在该感应放大器致能信号设定信号及该储存组选择信号均启动时启动一输出信号;一第六逻辑电路,在该感应放大器致能信号重设信号及该储存组选择信号均启动时启动一输出信号;一第一正反电路,由该第一逻辑电路之输出信号设定及该第二逻辑电路之输出信号重设,并输出一输出信号以作为该字元线驱动信号;一第二正反电路,由该第三逻辑电路之输出信号设定及该第四逻辑电路之输出信号重设,并输出一输出信号以作为该预充电信号;以及一第三正反电路,由该第五逻辑电路之输出信号设定及该第六逻辑电路之输出信号重设,并输出一输出信号以作为该感应放大器致能信号。5.如申请专利范围第4项所述的装置,其中,该装置更包括一预充电储存组解码器,其启动一预充电储存组选择信号以选择一包括于该位址信号之一预充电储存组位址表示之储存组,且该闩锁电路只在该预充电储存组选择信号启动时,启动该字元线驱动信号重设信号、该预充电信号设定信号、该感应放大器致能信号重设信号以作为进行预充电之信号。6.如申请专利范围第5项所述的装置,其中,各闩锁电路包括:一第一逻辑电路,在该字元线驱动信号设定信号及该预充电储存组选择信号均启动时启动一输出信号;一第二逻辑电路,在该字元线驱动信号重设信号及该预充电储存组选择信号均启动时启动一输出信号;一第三逻辑电路,在该预充电信号设定信号及该预充电储存组选择信号均启动时启动一输出信号;一第四逻辑电路,在该预充电信号重设信号及该预充电储存组选择信号均启动时启动一输出信号;一第五逻辑电路,在该感应放大器致能信号设定信号及该预充电储存组选择信号均启动时启动一输出信号;一第六逻辑电路,在该感应放大器致能信号重设信号及该预充电储存组选择信号均启动时启动一输出信号;一第一正反电路,由该第一逻辑电路之输出信号设定及该第二逻辑电路之输出信号重设,并输出一输出信号以作为该字元线驱动信号;一第二正反电路,由该第三逻辑电路之输出信号设定及该第四逻辑电路之输出信号重设,并输出一输出信号以作为该预充电信号;以及一第三正反电路,由该第五逻辑电路之输出信号设定及该第六逻辑电路之输出信号重设,并输出一输出信号以作为该感应放大器致能信号。7.一种半导体记忆装置,包括:复数储存组,各具有复数记忆胞,其分别形成于复数位元线对及复数字元的交点,复数预充电电路,其连接各位元线对并在一预充电信号启动时预充电各位元线对,复数感应放大器,其连接各位元线对并在一感应放大器致能信号启动时放大一电压输出至该位元线对,及一列解码器,其只在一储存组选择信号启动时,闩锁一列位址信号以启动该列位址信号表示之位元线;一时序控制电路,具有一启动时序链,藉以在一列位址启动信号启动时,在预定时序以预定顺序控制一感应致能信号以控制启动该字元线驱动信号设定信号及该感应放大器致能信号之时序,及一预充电时序链,藉以在一列位址中断信号启动时,在预定时序以预定顺序控制一预充电信号设定信号及一感应放大器致能信号重设信号;一储存组解码器,启动一储存组选择信号以选择一包括于一位址信号之储存组位址表示之储存组;一预充电储存组解码器,启动一预充电储存组选择信号以选择一包括于该位址信号之一预充电储存组位址之储存组;一列位址缓冲器,输出一列位址以作为包括于该位址信号之该列位址信号;以及复数闩锁电路,连接各储存组,接收该储存组选择信号,在一对应储存组选择信号及该位元线驱动信号设定信号启动时启动该位元线驱动信号,在该预充电储存组选择信号启动时中断该位元线驱动信号,在该预充电储存组选择信号及该预充电信号设定信号启动时启动该预充电信号,在该预充电储存组选择信号启动时中断该预充电信号,在该储存组选择信号及该感应放大器致能信号启动时启动该感应放大器致能信号,及在该预充电储存组选择信号及该感应放大器致能信号重设信号启动时中断该感应放大器致能信号。8.如申请专利范围第7项所述的装置,其中,各闩锁电路包括:一第一逻辑电路,在该字元线驱动信号设定信号及该储存组选择信号均启动时启动一输出信号;一第二逻辑电路,在该预充电信号设定信号及该储存组选择信号均启动时启动一输出信号;一第三逻辑电路,在该感应放大器致能信号重设信号及该储存组选择信号均启动时启动一输出信号;一第一正反电路,由该第一逻辑电路之输出信号设定及该预充电储存组选择信号重设,并输出一输出信号以作为该字元线驱动信号;一第二正反电路,由该第二逻辑电路之输出信号设定及该储存组选择信号重设,并输出一输出信号以作为该预充电信号;一第三正反电路,由该储存组选择信号设定及该第三逻辑电路之输出信号重设;以及一电路,闩锁该第三正反电路之输出信号,并在该感应致能信号启动时输出该输出信号以作为该感应放大器致能信号。图式简单说明:第一图(第一习知技术)系半导体记忆装置之排列之方块图;第二图系第一图闩锁电路961之排列之方块图;第三图系第一图半导体记忆装置之动作之时序图;第四图(第二习知技术)系半导体记忆装置之排列之方块图;第五图系第四图列解码器1351之排列之方块图;第六图系习知时序控制电路之排列之电路图;第七图系本发明第一实施例之半导体记忆装置之排列之方块图;第八图系第七图闩锁电路61之排列之方块图;第九图系第七图列解码器51之排列之电路图;第十图系第七图半导体记忆装置之动作之时序图;第十一图系第七图半导体记忆装置中储存组1之设定序列及储存组2之重设序列之时序图;第十二图系本发明第二实施例之半导体记忆装置之排列之方块图;第十三图系第十二图闩锁电路661之排列之电路图;第十四图系第十二图列解码器651之排列之电路图;第十五图系第十二图半导体记忆装置中储存组61之设定序列及储存组62之重设序列之时充图;第十六图系第十二图半导体记忆装置之动作之时序图;第十七图系本发明第三实施例之半导体记忆装置之排列之方块图;第十八图系第十七图闩锁电路961之排列之方块图;以及第十九图系第十七图半导体记忆装置之动作之时序图。 |
