| 主权项 |
1.一种检查容易化之设计方法,主要将做为对于以暂存器移位准(RTL,Resister Transfer Level)所设计之为积体电路之RTL回路,予以进行设计变更来形成制造后之检查成为容易,其特征为具备有:指定检查为容易之电路构造之第1过程;及检查时之前述RTL电路之构造,将要扫描化之暂存器之通常资料输入视为假外部输出,而在资料输出视为假外部输入之时,就从前述RTL电路之暂存器中,予以决定要扫描化之暂存器成为在第1过程中所指定之为检查容易之电路构造用之第2过程。2.如申请专利范围第1项所述之检查容易化之设计方法,其中在前述之第1过程中所指定之为检查容易之电路构造,系不包括反馈回路之无闭路(无闭环)构造者。3.如申请专利范围第1项所述之检查容易化之设计方法,其中在前述之第1过程中所指定之为检查容易之电路构造,系n重排列构造(n为自然数)者。4.如申请专利范围第1项所述之检查容易化之设计方法,其中在前述之第1过程中所指定之为检查容易之电路构造,系具有组合检查输入生成复杂度之构造者。5.如申请专利范围第1项所述之检查容易化之设计方法,其中在前述之第1过程中所指定之为检查容易之电路构造,系在从外部输入或假外部输入直至外部输出或假外部输出为止之各路径中,暂存器之个数为n种以下(n为自然数),而在时基扩展时多重性会成为n之n重无闭路构造。6.如申请专利范围第1项所述之检查容易化之设计方法,其中在前述之第1过程中所指定之为检查容易之电路构造,系在从外部输入或假外部输入直至外部输出或假外部输出为止之各路径中,构成组合功能零件之闸极阶段数目为n以下(n为0或自然数)之构造。7.如申请专利范围第1项所述之检查容易化之设计方法,其中在前述第2过程中决定了要扫描化之暂存器RTL电路具备有,当要扫描化之暂存器的通常资料输入视为假外部输出,并将资料输出视为假外部输入时,对于从一(负)之假外部输入直至外部输出或假外部输出为止之各路径,予以追加决定要扫描化之暂存器使之暂存器个数成为相同之第3过程。8.如申请专利范围第1项所述之检查容易化之设计方法,其中前述第2过程系具备有:将前述RTL电路分成为复数之方块(部件)之第1处理;在各方块中,将从该方块之输出逆向朝着输入侧且仅通过组合功能零件来到达之暂存器,予以以决定为要扫描化之暂存器的第2处理;及在检查时之各方块之构造,将要扫描化之暂存器之通常资料输入视为假外部输出,且资料输出视为假外部输入时,就从前述RTL电路之暂存器中决定要扫描化之暂存器,以形成为前述检查容易之电路构造用的第3处理。9.一种检查输入系列之形成(生成)方法,主要做为对于以暂存器转移位准(RTL,Resister Transfer Level)所设计之积体电脑之RTL电路,要生成检查系列,其特征为:前述RTL电路系在检查时成无闭路构造,或已决定了要扫描化之暂存器,且在检查时,将要扫描化之暂存器之通常资料输入视为假外部输出且资料输出视为假外部输入时,就使之成为无闭路构造,并具备有:变换前述RTL电路成为被时基扩展之闸极位准之电路的时基扩展组合电路之第1过程;对于前述第1过程所生成之时基扩展组合电路,生成检查输入用之第2过程;及将前述第2过程所生成之检查输入,以依据在前述第1过程所生成之时基扩展组合电路之各外部输入及假外部输入所属之时框资讯,而变换成对于予以逻辑合成前述RTL电路所能获得之闸极位准电路之检查系列用之第3过程者。10.如申请专利范围第9项所述之检查系列形成方法,其中前述第1过程系具备有:对于前述RTL电路,以所定之评估指标为依据来进行时基扩展之RTL时基扩展处理;对于前述RTL电路进行逻辑合成,以变换成闸极位准之电路之逻辑合成处理;及以依据在前述RTL时基扩展处理中所求出之被时基扩展之RTL电路,和在前述逻辑合成处理中所生成之闸极位准之电路来生成前述时基扩展组合电路用之检查系列生成用电路生成处理者。11.如申请专利范围第10项所述之检查系列形成方法,其中前述RTL时基扩展处理,系使用存在于各时框之组合功能零件之个数总和或存在于各时框之组合功能零件之估计闸极数之总和做为评估指标为对于前述RTL电路进行时基扩展,以令该评估指标使之成为更小者。12.如申请专利范围第10项所述之检查系列形成方法,其中前述RTL时基扩展处理,系使用假外部输入或假外部输出所存在之时框个数做为前述所定之评估指标来对于前述RTL电路进行时基扩展,以令该评估指标使之成为更小者。13.如申请专利范围第10项所述之检查系列形成方法,其中前述RTL时基扩展处理,系使用从各假外部输入所存在之时框数量之总和和各假外部输出所存在之时框数量之总和,予以减去在所对应之假外部输出所存在之时框之其次时框,所对应之假外部输入所存在之暂存器之个数来做为前述评估指标,而对于前述RTL电路进行时基扩展,以令该评估指标使之成为更小者。14.如申请专利范围第10项所述之检查系列形成方法,其中前述RTL时基扩展处理,系使用存在于各时框之外部输入之个数的总和做为前述所定之评估指标,而对于前述RTL电路进行时基扩展,以令该评估指标使之更为大者。15.如申请专利范围第10项所述之检查系列形成方法,其中前述RTL时基扩展处理乃具备有:对于前述RTL电路之各外部输出及假外部输出,予以个别求出最大顺序深度(maximum sequential depth)之第1处理;将依照从在前述第1处理所计算之最大顺序深度为大者之顺序来分类前述RTL电路之各外部输出及假外部输出之第2处理;将在前述第1处理所计算之最大顺序深度之最大値加上1之値,做为时基扩展之时框数量来设定之第3处理;及对于各外部输出或假外部输出,以成前述第2处理之分类结果之顺序,且依据所定之评估指标来进行时基扩展之第4处理者。16.如申请专利范围第10项所述之检查系列形成方法,其中前述第1过程乃对于前述RTL电路,将在连结互相之路径具有组合(Group)化暂存器,外部输入及外部输出均不会属于之组合功能零件用之前处理,且前述RTL时基扩展处理,系要使前述处理所加以组合化之组合功能零件,做为一个组合功能零件来进行时基扩展者,而前述逻辑合成处理系使前述处理加以组合化之组合功能零件,做为单位来进行逻辑合成者。17.如申请专利范围第9项所述之检查系列形成方法,其中前述第1过程系具备有,对于前述RTL电路要进行逻辑合成之逻辑合成处理,及对于前述逻辑合成处理所生成之闸极位准电路,以依据所定之评估指标来进行时基扩展,而生成前述时基扩展组合电路之闸极位准时基扩展处理者。18.如申请专利范围第17项所述之检查系列形成方法,其中前述闸极位准时基扩展处理系使用存在于各时框之闸极之个数之总和做为前述所定之评估指标,而对于前述闸极位准之电路进行时基扩展,以令该评做指标使之更为小者。19.如申请专利范围第9项所述之检查系列形成方法,其中前述第3过程系以构成对应于存在于一(负)之时框之假外部输出之暂存器的扫描FF,及构成对应于存在于前述一(负)之时框之其次时框之假外部输入之暂存器的扫描FF,而构成为一个扫描路径,以变换前述检查输入成检查系列者。图式简单说明:第一图显示在有关本发明之第1实施形态的检查容易化设计方法之处理流程的流程图。第二图系表示由构造所成之同步式顺序电路之分类图。第三图系显示有关本发明之第1实施形态之检查容易化设计方法做为对象之RTL电路之一例子的取向图表。第四图系显示在做为检查容易之电路构造予以指定无闭路构造之时,对于第三图所示之RTL电路决定了要扫描化之暂存器的结果之图。第五图系显示在做为检查容易之电路构造予以指定1重排列构造之时,对于第三图所示之RTL电路决定了要扫描化之暂存器的结果之图。第六图系显示在做为检查容易之电路构造予以指定具体组合检查输入生成复杂度之构造(平衡构造)之时,对于第三图所示之RTL电路决定了要扫描化之暂存器的结果之图。第七图系显示在有关本发明之第2实施形态的检查容易化设计方法之处理流程的流程图。第八图系显示有关本发明之第2实施形态之检查容易化设计方法做为对象之RTL电路之一例子的取向图表。第九图系显示将要扫描化之暂存器的通常资料输入视为假外部输出,而资料输出做为假外部输入来变换第八图所示之RTL电路之结果的图。第十图系显示在有关本发明之第3实施形态的检查系列生成方法之处理流程的流程图。第十一图系显示在有关第十图所示之本发明之第3实施形态的检查系列生成方法之RTL时基扩展S20之详细处理流程的流程图。第十二图系显示有关本发明之第3实施形态的检查系列生成方法做为对象之RTL电路之一例子的取向图表。第十三图系对于第十二图所示之RTL电路,进行对于假外部输出PPO1之时基扩展的图。第十四图系对于第十三图,以配置外部输入PO1于时框5来进行时基扩展之图。第十五图系对于第十三图,以配置外部输入PO1于时框4来进行时基扩展的图。第十六图系显示对于第十二图所示之RTL电路进行时基扩展之结果的图。第十七图系显示对于第十二图所示之RTL电路以进行逻辑合成所生成之闸极位准之电路图。第十八图系对于第十二图所示之RTL电路,以依据第十六图所示之时基扩展RTL电路及第十七图所示之闸极位准电路来生成之时基扩展组合电路。第十九图系显示对于第十二图所示之RTL电路之时基扩展图,配置外部输出PO1于时框5之时的图。第二十图系显示对于第十二图所示之RTL电路之时基扩展图,配置外部输出PO1于时框4之时的图。第二十一图系显示在有关本发明之第4实施形态之检查系列生成方法之处理流程的流程图。第二十二图系显示有关本发明之第4实施形态之检查系列生成方法做为对象之RTL电路之一例的取向图表。第二十三图系显示对于第二十二图所示之RTL电路予以进行组合功能零件之组合件之结果的图。第二十四图系显示对于第二十三图所示之RTL电路进行时基扩展之结果的图。第二十五图系显示对于第二十二图所示之RTL电路,以依据第二十四图所示之时基扩展RTL电路来生成之时基扩展组合电路之图。第二十六图系显示在有关本发明之第5实施形态之检查系列生成方法之处理流程的流程图。第二十七图系显示有关本发明之第6实施形态之检查系列生成方法做为对向之RTL电路之一例子的取向图表。第二十八图系显示在第二十七图所示之RTL电路中,将要扫描之暂存器置换为假外部输入及假外部输出之结果的图。第二十九图系显示对于第二十八图所示之RTL电路之有关本发明之第6实施形态的时基扩展图。第三十图系显示对于第二十八图所示之RTL电路予以进行有关本发明之第6实施形态的时基扩展之结果之图。第三十一图系显示有关本发明之第7实施形态之检查系列生成方法做为对象之RTL电路之一例子的取向图表。第三十二图系显示对于第三十一图所示之RTL电路之有关本发明之第7实施形态之时基扩展的图。第三十三图系显示对于第三十一图所示之RTL电路予以进行有关本发明之第7实施形态之时基扩展之结果图,(a)为配置外部输出PO2于时框4之时的图,(b)为配置外部输出PO2于时框3之时的图。第三十四图系显示变换第三十三图所示之时基扩展RTL电路成闸极位准之结果之图,(a)系显示变换第三十三图(a)之结果之图,(b)系显示变换第三十三图(b)之结果之图。第三十五图系以模式显示有关本发明之第8实施形态之检查容易化设计方法做为对象之RTL电路之一例子的图。第三十六图系显示第三十五图所示之RTL电路之各方块之结构的取向图表,(a)系显示方块A,(b)系显示方块B,(c)系显示方块C。第三十七图系显示有关本发明之第9实施形态之检查容易化设计方法做为对象之RTL电路之一例子的取向图表。第三十八图系显示对于第三十七图所示之RTL电路予以进行有关本发明之第9实施形态之检查容易化之结果的图。第三十九图系显示有关本发明之第10实施形态之检查容易化设计方法做为对象之RTL电路之一例子的取向图表。第四十图系显示对于第三十九图所示之RTL电路予以进行有关本发明之第10实施形态之检查容易化之结果的图。 |
