| 主权项 |
1.一种电路封装,包含:一半导体装置,具有小于大约100微米之厚度;一挠性电路基材,具有一导电电路于其上;及一黏胶层,具有小于大约25微米厚度且设于该电子装置与该电路基材之间,其中该半导体装置系电气性连接于基材中之电路,电路封装之厚度小于大约275微米,且电路封装在组合后仍呈挠性。2.如申请专利范围第1项之电路封装,其中该黏胶层系含有无定向散布之导电颗粒。3.如申请专利范围第1项之电路封装,其中该黏胶层系含有导电颗粒,且颗粒系以一图案方式配置。4.一种电子封装,包含至少两个如申请专利范围第1项之电路封装,其中该电路封装系利用一黏胶叠合,且呈电气性相互连接。5.如申请专利范围第1项之电路封装,其进一步包含一防护涂层。6.一种电子封装,包含:一第一电路封装,包含一半导体装置,具有小于大约100微米之厚度;一挠性电路基材,具有一导电电路线图于其上;一黏胶层,具有小于大约25微米厚度且设于该电子装置与该电路基材之间,其中该半导体装置系电气性连接于该电路线图;且第一电路封装之厚度小于大约275微米;一第二电路封装,包含一半导体装置,具有小于大约100微米之厚度;一挠性电路基材,具有一导电电路线圈于其上;一黏胶层,具有小于大约25微米厚度且设于该电子装置与该电路基材之间,其中该半导体装置系电气性连接于该电路线图;且该第二电路封装之厚度小于大约275微米;及一层状黏胶,设于该第一电路封装与该第二电路封装之间,其中该第一、二电路封装系相互呈电气性连接,且该电子封装在组合后仍呈挠性。7.如申请专利范围第6项之电子封装,进一步包含一防护涂层。图式简单说明:第一图系本发明之一电路封装立体分解简示图,所示之电路封装系并合至一多层式电子封装;第二图系本发明之一多层式电子封装之截面简示图;第三图A系接合于本发明多层式电子封装后之应力状态简示图;第三图B系本发明多层式电子封装中松开后之应力状态简示图;第四图揭示依制程范例1所制造之叠层上薄晶片弯曲封装之电气性接触性能;第五图A及第五图B揭示本发明薄电路封装(50微米)(如第五图A),以及标准厚度晶片(500微米)相同封装(如第五图B)之环境老化资料比较;第六图A,第六图B及第六图C揭示2D式多晶片层状结构堆叠成3D式多晶片电子电路结构之前及之后,本发明薄电路封装之电气性接触性能;及第七图系本发明三维式电子封装厚度对于一习知晶片尺寸封装者之简示比较。 |
