多晶片半导体的封装方法及其构造

摘要

一种新颖多晶片半导体的封装方法及其构造,其主要系在提供一个具有预定长度及宽度并足以配置下述电路板之导线架(Leadframe),在该导线架周边之两侧或四侧,则设有相对应于电路板(Substrate)线路端子之连接脚,并使得导线架之形成一容置电路板之中空区;以及提供至少一个具有预定长度及宽度而能放置若干晶片之电路板(Substrate)，在该电路板(Substrate)周边之两侧或四边，则设有相对应于导线架(Leadframe)连接脚(pins)之线路端子，以作为电路板对外之通路，并且在电路板之或近处，依据所需建构之晶片数，平均分配设置有若干个晶片窗口;而在电路板之背面则预留若干晶片放置区域,而晶片窗口则正位于晶片放置区域中间地带;并且在每个晶片窗口之近边缘处，设有对应于晶片焊垫之导接区，以作为电路板与晶片间之通路;再者，将若平晶片粘贴在电路板背面所预留之晶片放置区域内，并令晶片之焊垫位于晶片窗口中,而且相对于电路板之导接区;然后利用导线将晶片之焊垫至电路板中相对之导接区连接起来,并将前述粘贴好晶片之电路板置放在导线架之中空区内,并使电路板之线路端子与导线架之连接脚相接合并予以焊固;再予以封装成型，即制得一多晶片半导体积体电路构造。

主权项

1.一种多晶片半导体封装方法,包括下列步骤:(a)提供一预定长度及宽度并足以配置下述电路板(20)之导线架(Leadframe)10,在该导线架10周边之两侧或四侧,则设有相对应于电路板(Substrate)(20)线路端子之连接脚(101),并使得导线架(10)之中央形成一中空区(102);(b)提供至少一个具有预定长度及宽度而能放置若干晶片(30)之电路板(Substrate)(20),在该电路板(20)周边两侧或四边,则设有相对应于导线架(10)连接脚(101)之线路端子(201),做为电路板(20)对外之通路;并且在电路板(20)之中央或近中央适当处,依据所要建构之晶片数,平均分配设置有若干个晶片窗口(202),而在电路板(20)之背面则预留若干晶片放置区域(203),而晶片窗口(202)则正位于晶片放置区域(203)中间,并且在每个晶片窗口(202)之近边缘处,设有对应于晶片焊垫(301)之导接区(204),以作为电路板(20)与晶片(30)间之通路;(c)将若干具有复数个焊垫(301)之晶片(30)粘贴固定在电路板(20)背面预留之晶片放置区域(203)内,并令晶片(30)之焊垫(301)位于晶片窗口(202)中,而且相对于电路板(20)之导接区(204);(d)选择性的利用导线(40)将晶片(30)之焊垫(301)与电路板(20)中相对之导接区(204)连接起来;(e)将前述具有若干晶片(30)之电路板(20)置放在导线架(10)之中空区(102)内,并使电路板(20)之线路端子(201)与导线架(10)之连接脚(101)相接合;(f)最后再予以成型封胶。2.如申请专利范围第1项所述之方法,其中步骤(e)中电路板(20)之线路端子(201)与导线架(10)之连接脚(101)得以焊接予以焊固。3.如申请专利范围第1项所述之方法,其中步骤(c)中晶片(30)系以双面胶(50)粘贴固定在电路板(20)之背面者。4.如申请专利范围第1项所述之方法,其中步骤(c)中之粘贴方法,系以粘胶为之。5.一种多晶片半导体封装之积体电路构造,包括:一个足以放置下述电路板(20)之导线架(10),在该导线架(10)周边之二侧或四边,设具有相对于电路板(20)线路端子(201)之连接脚(101),并且在导线架(10)之中央则形成有容置电路板(20)之中空区(102);至少一个能配置若干晶片(30)之电路板(20),在该电路板(20)之两侧或四边设有相对应于导线架(10)连接脚(101)之线路端子(201),作为电路板(20)对外之通路,并且在电路板(20)之中央或适当处,依据所需之晶片数,平均分配设置有若干个晶片窗口(202),而在电路板(20)之背面则预留若干晶片放置区域(203),晶片窗口(202)则正位于晶片放置区域(203)中间地带,并且在每个晶片窗口(202)之近边缘处,设有相对应于晶片焊垫(301)之导接区(204),以作为电路板(20)与晶片(30)间之通路;若干个晶片(30),每个晶片(30)具有复数个焊垫(301),该若干晶片(30)系被固定于电路板(20)背面之预留晶片放置区域(203)内,并可选择性的利用导线(40)将晶片(30)之焊垫(301)与电路板(20)中相对之导接区(204)连接起来。6.如申请专利范围第5项所述之构造,其晶片(30)与电路板(20)背面间具有一双面胶(50)为固定物。7.如申请专利范围第5项所述之构造,其晶片(30)与电路板(20)背面间具有一层粘胶为固定物。图式简单说明:第一图系本发明较佳实施例之多晶片半导体封装积体电路构造的剖面示意图;以及第二图A至第二图D系本发明较佳实施例之多晶片半导体封装的制造流程。